JPS60189326A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS60189326A JPS60189326A JP59046205A JP4620584A JPS60189326A JP S60189326 A JPS60189326 A JP S60189326A JP 59046205 A JP59046205 A JP 59046205A JP 4620584 A JP4620584 A JP 4620584A JP S60189326 A JPS60189326 A JP S60189326A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- frequency
- output
- thetar
- thetav
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 3
- 230000010363 phase shift Effects 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は位相同期回路の同期引込み時間の短縮化に関
するものである。
するものである。
第１図に従来の位相同期回路の構成例を示す。
第１図において、ｉｌｌは基準発振器、（２）はその分
周器、（３）は電圧制御発振器、（４）はその分周器、
（５１はそれぞれの分周器（２１＋４１の位相比較器で
、その出力は電圧制御発振器（３）に接続されている。
周器、（３）は電圧制御発振器、（４）はその分周器、
（５１はそれぞれの分周器（２１＋４１の位相比較器で
、その出力は電圧制御発振器（３）に接続されている。
次に動作について説明する。基準発振器ｆｉ＋の出力位
相をθｒ（ｔ）とすれば、分周器（２）の出力は分局比
をｍとする時ｏｒ（ｔｌ／ｍとなる。一方、電圧制御発
振器（３）の出力位相をθｖ （ｔ）とすれば、分周比
ｎの分周器１４１の出力けθｖ（ｔ）／ｎとなる。位相
比較器（５１の同期引込み特性を第２図に示されるよう
なものとするとき、θｒ（ｔ）７ｍ−θｖ（ｔ）／ｎが
正ならば、その位相比較出力電圧が正に増加し、この時
電圧制御発振器（３）の周波数が高くなるようにしてお
けば、θｖ（ｔ）の位相がより速く増加するので、θｒ
（ｔ）７ｍ−θｖ（ｔ）／ｎの差が小さくなり、結局位
相同期した状態が得られる。
相をθｒ（ｔ）とすれば、分周器（２）の出力は分局比
をｍとする時ｏｒ（ｔｌ／ｍとなる。一方、電圧制御発
振器（３）の出力位相をθｖ （ｔ）とすれば、分周比
ｎの分周器１４１の出力けθｖ（ｔ）／ｎとなる。位相
比較器（５１の同期引込み特性を第２図に示されるよう
なものとするとき、θｒ（ｔ）７ｍ−θｖ（ｔ）／ｎが
正ならば、その位相比較出力電圧が正に増加し、この時
電圧制御発振器（３）の周波数が高くなるようにしてお
けば、θｖ（ｔ）の位相がより速く増加するので、θｒ
（ｔ）７ｍ−θｖ（ｔ）／ｎの差が小さくなり、結局位
相同期した状態が得られる。
しかし、従来の位相同期回路では位相差が±π以上はな
れれば位相比較器（５１の出力が変化せずループ利得≠
５０となって、この間応答速度が０となり、結果として
引込み時間が長くなるという欠点がある。
れれば位相比較器（５１の出力が変化せずループ利得≠
５０となって、この間応答速度が０となり、結果として
引込み時間が長くなるという欠点がある。
〔発明の１＆安〕
この発Ｆ３Ａは上記のような従来の欠点を除去するため
になされたもので、分局器を強制的にリセットする事に
よって引込み時間の短縮を汀かるものである。
になされたもので、分局器を強制的にリセットする事に
よって引込み時間の短縮を汀かるものである。
本発明の実施例を第３図に示す。第３図において、対応
する符号は第１図のものと同一であるので省略する。（
６）は位相けずれ検出回路で、この出力は分周器＋２＋
＋４＋のリセット端子に接続されている。
する符号は第１図のものと同一であるので省略する。（
６）は位相けずれ検出回路で、この出力は分周器＋２＋
＋４＋のリセット端子に接続されている。
次ＶＣ！１１１７作について説明する。従来と対応する
部分の動作は従来のものと全く同じなので省略する。
部分の動作は従来のものと全く同じなので省略する。
位相けずれ検出回路（６）がθｒ／ｍ−θｖ／ｎの値が
±π以上げなれている事を検出すれば、分周器１２１ｔ
ｒｌをリセットする。この時点でθｒ／ｍ−θｗ／ｎ−
０となり、位相比較器（５１け分配を持った部分で動作
する。従って正しく負帰還がかかつて同期が得らねる。
±π以上げなれている事を検出すれば、分周器１２１ｔ
ｒｌをリセットする。この時点でθｒ／ｍ−θｗ／ｎ−
０となり、位相比較器（５１け分配を持った部分で動作
する。従って正しく負帰還がかかつて同期が得らねる。
実際の回路でけ同期ずねの検出に若干の時間を費するの
で、その分、時間がかかるが、ループ利得Ｏで引込みを
待つのに比して短時間で引込みがかかる。
で、その分、時間がかかるが、ループ利得Ｏで引込みを
待つのに比して短時間で引込みがかかる。
以上のようにこの発＃ｌは、位相同期はすね、を検知し
、強面１的に位相を合わせる回路を備えたので、同期引
込みに賛する時間を極めて短時間にできる効果がある。
、強面１的に位相を合わせる回路を備えたので、同期引
込みに賛する時間を極めて短時間にできる効果がある。
第１図は従来の位相同期回路を示すブロック回路図、第
２図は位相比較器の動作特性図、第３図はこの発明の一
実施例による位相同期回ｌ＠を示すブロック回路図であ
る。 図中、ｆｉｌは基準発振器、（２）はｍ分周器、（３）
は電圧制御発振器、（４）はｎ分周器、（５）は位相比
較器、（６）に同期けずれ検出器である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄
２図は位相比較器の動作特性図、第３図はこの発明の一
実施例による位相同期回ｌ＠を示すブロック回路図であ
る。 図中、ｆｉｌは基準発振器、（２）はｍ分周器、（３）
は電圧制御発振器、（４）はｎ分周器、（５）は位相比
較器、（６）に同期けずれ検出器である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄
Claims (1)
- 基準発振器の発振出力をｍ分周する第ｌの分周器、電圧
制御発振器の発振出力をｎ分周する第２の分周器、上記
第１および第２の分周器出力の位相を比較し、その位相
差に応じて上記電圧制御発振器の出力位相（周波数）を
制御する位相比較器、この位相比較器における位相差が
所定値以上に達した時、上記第１および第２の分周器を
リセットさせる位相けずれ検出口ＩＮＩを備えたことを
特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59046205A JPS60189326A (ja) | 1984-03-08 | 1984-03-08 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59046205A JPS60189326A (ja) | 1984-03-08 | 1984-03-08 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189326A true JPS60189326A (ja) | 1985-09-26 |
Family
ID=12740581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59046205A Pending JPS60189326A (ja) | 1984-03-08 | 1984-03-08 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189326A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0310330A2 (en) * | 1987-09-29 | 1989-04-05 | Matsushita Electric Industrial Co., Ltd. | Digital signal recording/reproducing apparatus |
| JPH01157126A (ja) * | 1987-12-14 | 1989-06-20 | Fujitsu Ltd | フェーズロックループ回路 |
| JPH01198828A (ja) * | 1988-02-03 | 1989-08-10 | Fujitsu Ltd | フェーズロックドループ回路 |
| EP0527603A2 (en) * | 1991-08-08 | 1993-02-17 | Fujitsu Limited | PLL synthesizer circuitry |
| JPH0730418A (ja) * | 1993-07-07 | 1995-01-31 | Nec Corp | 周波数シンセサイザ |
-
1984
- 1984-03-08 JP JP59046205A patent/JPS60189326A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0310330A2 (en) * | 1987-09-29 | 1989-04-05 | Matsushita Electric Industrial Co., Ltd. | Digital signal recording/reproducing apparatus |
| US5068752A (en) * | 1987-09-29 | 1991-11-26 | Matsushita Electric Industrial Co., Ltd. | Apparatus for recording/reproducing a digital audio signal with a video signal |
| JPH01157126A (ja) * | 1987-12-14 | 1989-06-20 | Fujitsu Ltd | フェーズロックループ回路 |
| JPH01198828A (ja) * | 1988-02-03 | 1989-08-10 | Fujitsu Ltd | フェーズロックドループ回路 |
| EP0527603A2 (en) * | 1991-08-08 | 1993-02-17 | Fujitsu Limited | PLL synthesizer circuitry |
| JPH0730418A (ja) * | 1993-07-07 | 1995-01-31 | Nec Corp | 周波数シンセサイザ |
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