JPS60160741A - Data transfer supervisory circuit - Google Patents
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- JPS60160741A JPS60160741A JP1749784A JP1749784A JPS60160741A JP S60160741 A JPS60160741 A JP S60160741A JP 1749784 A JP1749784 A JP 1749784A JP 1749784 A JP1749784 A JP 1749784A JP S60160741 A JPS60160741 A JP S60160741A
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Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、バースト的なデータ転送、特に時分割パルス
符号変調通信でのバースト的なデータ転送の場合に、転
送されたデータ信号に誤りが起きていないかどうかを監
視するためのデータ転送監視回路に関する。[Detailed Description of the Invention] [Technical Field to which the Invention Pertains] The present invention provides a method for preventing errors in the transferred data signal in the case of burst data transfer, particularly in the case of burst data transfer in time-division pulse code modulation communication. The present invention relates to a data transfer monitoring circuit for monitoring whether or not a transfer has occurred.
第１図に、時分割パルス符号変調（以下、ｐｃＭという
。）などに採用されているデータ転送の従来例監視回路
の構成を示す。ＰＣ，Ｍ通信ではデータがバースト的で
あるため（以下、データバーストという。）、これらの
データバーストに対してデータの先頭のビットの識別や
データの種類の識別などが必要となる。これらのために
各データ信号処理回路１０．２０．３０で、それぞれデ
ータバーストの先頭に前置語を付加し、またデータ信号
の信頼性を向上させるために誤り訂正を行い、パリティ
ピットをデータバーストの後に後置語として付加し、さ
らには、打合せ回線用のデータを付加するなどの種々の
処理が行われる。これらの回路１Ｏ１２０，３０では、
通信するための入力データ部分そのものには全（処理が
加えられていない。FIG. 1 shows the configuration of a conventional data transfer monitoring circuit employed in time-division pulse code modulation (hereinafter referred to as pcM). In PC and M communications, data is in the form of bursts (hereinafter referred to as data bursts), so it is necessary to identify the leading bit of data and the type of data for these data bursts. For these purposes, each data signal processing circuit 10, 20, and 30 adds a prefix to the beginning of each data burst, performs error correction to improve the reliability of the data signal, and converts parity pits into data bursts. Various processes are performed, such as adding it as a suffix after , and further adding data for a meeting line. In these circuits 1O120, 30,
No processing is applied to the input data part itself for communication.
データ信号処理・監視回路１００とデータ信号処理・監
視回路２００との間の動作について説明する。The operation between the data signal processing/monitoring circuit 100 and the data signal processing/monitoring circuit 200 will be explained.
ここで、回路２００と３００との間の動作についても以
下に説明される動作と同様である。データ信号処理回路
１０のＮ本の出力データは、データ信号出力端子Ｉ８へ
出力されるとともにパリティ発生回路１１に入力される
。この回路１１では、ハリティ信号が生成され、パリテ
ィ信号出力端子１９へ出力される。データ信号とパリテ
ィ信号はそれぞれ次段２００のデータ信号入力端子２６
またはパリティ信号入力端子２７を通して次段２００の
ハリティ検査回路１２へ入力される。パリティとしては
後述するような奇数パリティなどが用いられる。この回
路１２０では、データ信号処理・監視１００と２００と
の間で起きた誤りがパリティエラーとしてデータ転送監
視結果出力端子２５に出力される。このようにして、回
路ｌＯＯと回路２００との間でデータ転送に誤りがあっ
たかどうかが監視される。Here, the operation between circuits 200 and 300 is also similar to the operation described below. N pieces of output data from the data signal processing circuit 10 are output to the data signal output terminal I8 and are also input to the parity generation circuit 11. This circuit 11 generates a parity signal and outputs it to a parity signal output terminal 19. The data signal and the parity signal are respectively transmitted to the data signal input terminal 26 of the next stage 200.
Alternatively, the signal is inputted to the harness check circuit 12 of the next stage 200 through the parity signal input terminal 27. As the parity, odd parity as described later is used. In this circuit 120, an error that occurs between the data signal processing/monitoring 100 and 200 is output as a parity error to the data transfer monitoring result output terminal 25. In this way, it is monitored whether there is an error in data transfer between circuit lOO and circuit 200.
ところで、このような構成の回路では、データ信号処理
回路ごとにパリティ発生回路とパリティ検査回路とをそ
れぞれ別々に備えなければならず不経済である。また、
パリティ検出は各データ信号処理回路間のみで各回路内
で信号誤りが起きてもこれを検出および監視することが
できない欠点があった。However, in a circuit having such a configuration, a parity generation circuit and a parity check circuit must be separately provided for each data signal processing circuit, which is uneconomical. Also,
Parity detection has the drawback that even if a signal error occurs within each circuit, it cannot be detected and monitored only between data signal processing circuits.
本発明は、前述の欠点を解決するもので、パリティ検査
回路を省いて回路構成を簡略化するとともに、排他的論
理和回路と論理積回路とを加えることによって、伝送路
だけでなくデータ信号処理回路内でのパリティ検査をも
実施できるデータ転送監視回路を提供することを目的と
する。The present invention solves the above-mentioned drawbacks by simplifying the circuit configuration by omitting the parity check circuit, and by adding an exclusive OR circuit and an AND circuit. It is an object of the present invention to provide a data transfer monitoring circuit that can also perform a parity check within the circuit.
本発明は、複数の並列データ信号がバースト状に転送さ
れように従続的に接続された回路のそれぞれに、上記並
列データ信号に基づきパリティ出力を生成するパリティ
発生回路と、このパリティ発生回路のパリティ出力と前
段回路のパリティ発生回路のパリティ出力との排他的論
理和演算を行う第一の演算回路と、この第一の演算回路
の出力と、上記並列データ信号のデータ信号部分を示す
データゲートとの論理積演算を行う第二の演算回路とを
備え転送中に発生するデータ信号誤りが検出されること
を特徴とする。The present invention provides a parity generation circuit that generates a parity output based on the parallel data signal, and a parity generation circuit that generates a parity output based on the parallel data signal, and a parity generation circuit that generates a parity output based on the parallel data signal, and a parity generation circuit that generates a parity output based on the parallel data signal. a first arithmetic circuit that performs an exclusive OR operation between the parity output and the parity output of the parity generation circuit in the previous circuit; a data gate that indicates the output of the first arithmetic circuit and the data signal portion of the parallel data signal; and a second arithmetic circuit that performs an AND operation with the data signal and the data signal error occurring during transfer is detected.
■以下、本発明実施例回路を図に基づいて説明する。第
２図は、この実施例回路の構成を示す回路構成図である
。(2) Hereinafter, a circuit according to an embodiment of the present invention will be explained based on the drawings. FIG. 2 is a circuit configuration diagram showing the configuration of this embodiment circuit.
まず、この実施例回路の構成と接続を第２図に基づいて
説明する。この実施例回路は、第一のデータ信号処理・
監視口＠ １００ａと、第二のデータ信号処理・監視回
路２００ａと、第三のデータ信号処理・監視回路３００
ａとで構成され、ここで、第一のデータ処理・監視回路
１００ａは、第一のデータ信号処理回路１０と、パリテ
ィ発生回路１１と、排他的論理和回路１２と、論理積回
路１３と、デークゲ−１・入力端子１４と、データ転送
監視結果出力端子１５と、データ信号入力端子１６と、
パリティ信号入力端子１７と、データ信号出力端子１８
と、パリティ信号出力端子１９とで構成され、また、第
二のデータ信号処理・監視回路２００ａは第二のデータ
信号処理回路２０と、パリティ発生回路２１と、排他的
論理和回路２２と、論理積回路２３と、データゲート入
力端子２４と、データ転送監視結果出力端子部と、デー
タ゛信号入力端子２６と、パリティ信号入力端子２７と
、データ信号出力端子２８と、パリティ信号出力端子２
９とで構成され、また、第三のデータ信号処理・監視回
路３００ａは、第三のデータ信号処理回路３０と、パリ
ティ発生回路３１と、排他的論理和回路３２と、論理積
回路３３と、データゲート入力端子３４と、データ転送
監視結果出力端子３５と、データ信号入力端子３６と、
パリティ信号入力端子３７と、データ信号出力端子３８
と、パリティ信号出力端子３９とで構成される。第一の
データ信号処理・監視回路１００ａのデータ信号出力端
子１８およびパリティ信号出力端子１９のそれぞれは、
第二のデータ信号処理・監視回路２００ａのデータ信号
入力端子２６およびパリティ信号入力端子２７のそれぞ
れに接続され、また、第二のデータ信号処理・監視回路
２００ａのデータ信号出力端子２８およびパリティ信号
出力端子２９のそれぞれは、第三のデータ信号処理・監
視回路３００ａのデータ信号入力端子３６およびパリテ
ィ信号出力端子３７のそれぞれに接続される。First, the configuration and connections of this embodiment circuit will be explained based on FIG. 2. This example circuit performs the first data signal processing and
Monitoring port @ 100a, second data signal processing/monitoring circuit 200a, and third data signal processing/monitoring circuit 300
Here, the first data processing/monitoring circuit 100a includes a first data signal processing circuit 10, a parity generation circuit 11, an exclusive OR circuit 12, an AND circuit 13, Dakugame 1 input terminal 14, data transfer monitoring result output terminal 15, data signal input terminal 16,
Parity signal input terminal 17 and data signal output terminal 18
and a parity signal output terminal 19, and the second data signal processing/monitoring circuit 200a includes a second data signal processing circuit 20, a parity generation circuit 21, an exclusive OR circuit 22, and a logic Product circuit 23, data gate input terminal 24, data transfer monitoring result output terminal section, data signal input terminal 26, parity signal input terminal 27, data signal output terminal 28, and parity signal output terminal 2
9, and the third data signal processing/monitoring circuit 300a includes a third data signal processing circuit 30, a parity generation circuit 31, an exclusive OR circuit 32, an AND circuit 33, a data gate input terminal 34, a data transfer monitoring result output terminal 35, a data signal input terminal 36,
Parity signal input terminal 37 and data signal output terminal 38
and a parity signal output terminal 39. Each of the data signal output terminal 18 and the parity signal output terminal 19 of the first data signal processing/monitoring circuit 100a is
It is connected to each of the data signal input terminal 26 and the parity signal input terminal 27 of the second data signal processing/monitoring circuit 200a, and is also connected to the data signal output terminal 28 and the parity signal output of the second data signal processing/monitoring circuit 200a. Each of the terminals 29 is connected to each of the data signal input terminal 36 and the parity signal output terminal 37 of the third data signal processing/monitoring circuit 300a.
第一のデータ信号処理・監視回路１００ａでは、データ
信号入力端子１６は第一のデータ信号処理回路１０の入
力に接続され、第一のデータ信号処理回路１０の出力は
データ信号出力端子１８およびパリティ発生回路Ｉｆの
入力に接続される。パリティ発生回路１１の出力はパリ
ティ信号出力端子】７および排他的論理和回路１２の一
方の入力に接続される。排他的論理和回路１２の他方の
入力はパリティ信号入力端子１４に接続され〜また、排
他的論理和回路１２の出力は論理積回路１３の一方の入
力に接続される。In the first data signal processing/monitoring circuit 100a, the data signal input terminal 16 is connected to the input of the first data signal processing circuit 10, and the output of the first data signal processing circuit 10 is connected to the data signal output terminal 18 and the parity It is connected to the input of the generating circuit If. The output of the parity generation circuit 11 is connected to the parity signal output terminal ]7 and one input of the exclusive OR circuit 12. The other input of the exclusive OR circuit 12 is connected to the parity signal input terminal 14, and the output of the exclusive OR circuit 12 is connected to one input of the AND circuit 13.
論理積回路１３の他方の入力はデータゲート入力端子１
４に接続され、また、論理積回路１３の出力はデータ転
送監視結果出力端子１５に接続され、また、第二のデー
タ信号処理・監視回路２００ａでは、データ信号入力端
子２６は第二のデータ信号処理回路２０の入力に接続さ
れ、第二のデータ信号処理回路２０の出力はデータ信号
出力端子２８およびパリティ発生回路２１の入力に接続
される。パリティ発生回路２１の出力はパリティ信号出
力端子２７および排他的論理和回路２２の一方の入力に
接続される。排他的論理和回路２２の他方の入力はパリ
ティ信号入力端子２４に接続され、また、排他的論理和
回路２２の出力は論理積回路詔の一方の入力に接続され
る。The other input of the AND circuit 13 is the data gate input terminal 1
4, the output of the AND circuit 13 is connected to the data transfer monitoring result output terminal 15, and in the second data signal processing/monitoring circuit 200a, the data signal input terminal 26 is connected to the second data signal It is connected to the input of the processing circuit 20, and the output of the second data signal processing circuit 20 is connected to the data signal output terminal 28 and the input of the parity generation circuit 21. The output of the parity generation circuit 21 is connected to a parity signal output terminal 27 and one input of the exclusive OR circuit 22. The other input of the exclusive OR circuit 22 is connected to the parity signal input terminal 24, and the output of the exclusive OR circuit 22 is connected to one input of the AND circuit.
論理積回路２３の他方の入力はデータデー１−入力端子
２４に接続され、また、論理積回路２３の出力はデータ
転送監視結果出力端子５に接続され、また、第三のデー
タ信号処理・監視回路３００ａでは、データ信号入力端
子３６は第三のデータ信号処理回路３００Å力に接続さ
れ、第三のデータ信号処理回路３０の出力はデータ信号
出力端子３８およびパリティ発生回路３１の入力に接続
される。パリティ発生回路３１の出力はパリティ信号出
力端子３９および排他的論理和回路器の一方の入力に接
続される。排他的論理和回路３２の他方の入力はパリテ
ィ信号入力端子３４に接続され、また、排他的論理和回
路３２の出力は論理積回路３３の一方の入力に接続され
る。The other input of the AND circuit 23 is connected to the data data 1 input terminal 24, and the output of the AND circuit 23 is connected to the data transfer monitoring result output terminal 5. In the circuit 300a, the data signal input terminal 36 is connected to the third data signal processing circuit 300A, and the output of the third data signal processing circuit 30 is connected to the data signal output terminal 38 and the input of the parity generation circuit 31. . The output of the parity generation circuit 31 is connected to a parity signal output terminal 39 and one input of an exclusive OR circuit. The other input of the exclusive OR circuit 32 is connected to the parity signal input terminal 34, and the output of the exclusive OR circuit 32 is connected to one input of the AND circuit 33.
論理積回路３３の他方の入力はデータゲート入力端子３
４に接続され、また、論理積回路３３の出力ばデータ転
送監視結果出力端子３５に接続される。The other input of the AND circuit 33 is the data gate input terminal 3
4, and the output of the AND circuit 33 is also connected to the data transfer monitoring result output terminal 35.
次に、この実施例回路の動作を第２図に基づいて説明す
る。まず、第一のデータ信号処理・監視回路１００ａと
、第二のデータ信号処理・監視回路２００ａとでの動作
を説明する。Next, the operation of this embodiment circuit will be explained based on FIG. First, the operations of the first data signal processing/monitoring circuit 100a and the second data signal processing/monitoring circuit 200a will be explained.
第一のデータ信号処理回路１０のｒＮＪ本の出力データ
はデータ信号出力端子１８へ出力されるとともに、パリ
ティ発生回路１１に入力される。この回路１１では、パ
リティ信号がつくられパリティ信号出力端子Ｉ９に出力
される。ｒＮＪ本のデータ信号とｒＮ＋ＩＪ本目のパリ
ティ信号とは、それぞれデータ信号人力６ｉ：ｉ子２６
またはパリティ入力端子２７を通して次段の第二のデー
タ信号処理回路２０または排他的論理和回路２２へ入力
される。ｒＮＪ本のデータ信号は、データ信号処理回路
２０にて、前置語または後置語を付加されるなどの必要
な処理を加えられただ後に、パリティ発生回路２１へ入
力されてパリティ信号が新たにつくられる。パリティに
は、例えば奇数パリティがあり、こればｒＮＪ本のデー
タ信号とパリティ信号とを含めたｒＮ＋１」本の信号の
中で「１」となるピントの数が奇数個となるものである
。パリティ発生回路では、このように「１」となるビッ
トの数が奇数１１Ｍ＋となるようにｒＮ＋１ｊ本目のパ
リティ信号がつくられる。したがって、パリティ検査で
はｒＮ−１−ＩＪ本の信号に含まれる「１」の数が奇数
かどうかが検査される。前段１００ａのパリティ発生回
路１１でつくられたパリティ信号とこの段２００ａのパ
リティ発生回路２１でつくられたパリティ信号とは、処
理を加えられていないデータ信号の部分については回路
１００ａと回路２００ａとの伝送路間およびデータ信号
処理回路２０において誤りがともにない場合には、全く
同一の信号となるので、この両方のパリティ信号を入力
とする排他的論理和回路２２の出力は「０」となり、す
なわち誤りがないことを示す。しかし、この回路２２の
出力はデータ信号以外の処理を付加された部分も含むの
で、処理を加えられていない部分をとり出すためにデー
タゲート入力端子２４からデータ信号の部分だけを示す
データゲート信号を入力して、論理積回路２３で演算が
実行され、データ信号の部分のパリティ検査の結果すな
わちデータ転送監視結果がデータ転送監視結果出力端子
２５に出力される。The rNJ pieces of output data from the first data signal processing circuit 10 are output to the data signal output terminal 18 and are also input to the parity generation circuit 11. This circuit 11 generates a parity signal and outputs it to a parity signal output terminal I9. rNJ data signals and rN+IJ parity signals are data signal input 6i:i child 26, respectively.
Alternatively, it is input through the parity input terminal 27 to the second data signal processing circuit 20 or exclusive OR circuit 22 at the next stage. After the rNJ data signals are subjected to necessary processing such as adding a prefix word or a suffix word in the data signal processing circuit 20, they are input to the parity generation circuit 21 to generate a new parity signal. able to make. Parity includes, for example, odd parity, in which the number of points in focus that are "1" among rN+1" signals including rNJ data signals and parity signals is an odd number. In this way, the parity generation circuit generates the rN+1jth parity signal so that the number of bits that become "1" is an odd number 11M+. Therefore, in the parity check, it is checked whether the number of "1"s included in rN-1-IJ signals is an odd number. The parity signal generated by the parity generation circuit 11 of the previous stage 100a and the parity signal generated by the parity generation circuit 21 of this stage 200a are the same as those of the circuit 100a and the circuit 200a for the unprocessed data signal portion. If there is no error between the transmission lines and in the data signal processing circuit 20, the signals will be exactly the same, so the output of the exclusive OR circuit 22 which receives both of these parity signals as input will be "0", i.e. Indicates that there are no errors. However, since the output of this circuit 22 also includes a portion to which processing other than the data signal has been added, in order to extract the unprocessed portion, a data gate signal indicating only the data signal portion is sent from the data gate input terminal 24. is input, an operation is executed in the AND circuit 23, and the result of the parity check of the data signal portion, that is, the data transfer monitoring result, is output to the data transfer monitoring result output terminal 25.
次に、第二のデータ信号・監視回路２００ａと第三のデ
ータ信号処理・監視回路３００ａとでの動作を説明する
。Next, the operations of the second data signal/monitoring circuit 200a and the third data signal processing/monitoring circuit 300a will be explained.
第二のデータ信号処理回路２０のｒＮＪ本の出力データ
はデータ信号出力端子２８へ出力されるとともに、パリ
ティ発生回路２１に入力される。この回路２１では、パ
リティ信号がつくられたパリティ信号出力端子２９に出
力される。ｒＮＪ本のデータ信号とｒＮ＋ＩＪ本目のパ
９ティ信号とは、それぞれデータ信号入力端子３Ｇまた
はパリティ信号入力端子３７を通して次段の第三のデー
タ信号処理回路３０または排他的論理和回路３２へ入力
される。ｒＮＪ置語または後置語を付加されるなどの必
要な処理を加えられた後にパリティ発生回′ｒｌＰｆ３
１へ入力されてパリティが新たにつくられる。パリティ
には、例えば奇数パリティがあり、これはｒＮＪ本のデ
ータ信号とパリティ信号とを含めたｒＮ＋ＩＪ本の信号
の中で「１」となるピッＩ・の数が奇数個となるように
ｒＮ＋ＩＪ本目のパ９ティ信号がつくられる。したがっ
て、パリティ検査ではｒＮ−１−ＩＪ本の信号に含まれ
る「１」の数が奇数かどうかが検査される。前段２００
ａのパリティ発生回路２１でつくられたパリティ信号と
この段３００ａのパリティ発生回路３１でつくられたパ
リティ信号とは、処理を加えられていないデータ信号の
部分については回路２００ａと回路３００ａとの伝送路
間およびデータ信号処理回路３０において娯りがともに
ない場合には、全く同一の信号となるので、この両方の
パリティ信号を入力とする排他的論理和回路３２の出力
は「０」となり、すなわち誤りがないことを示す。しか
し、この回路３２の出力はデータ信号以外の処理を付加
された部分も含むので、処理を加えられていない部分を
とり出すためにデータゲート入力端子３４からデータ信
号の部分だけを示すデータゲ−１・信号を入力して、論
理積回路２３で演算が実行され、データ信号の部分のパ
リティ検査の結果すなわちデータ転送監視結果がデータ
転送監視結果出力端子３５に出力される。The rNJ pieces of output data from the second data signal processing circuit 20 are output to the data signal output terminal 28 and are also input to the parity generation circuit 21. In this circuit 21, the parity signal is output to the generated parity signal output terminal 29. The rNJ data signals and the rN+IJ parity signals are input to the third data signal processing circuit 30 or exclusive OR circuit 32 at the next stage through the data signal input terminal 3G or the parity signal input terminal 37, respectively. Ru. Parity generation time ′rlPf3 after necessary processing such as adding rNJ position word or postfix word
1 and a new parity is created. Parity includes, for example, odd parity, which is defined as rN+IJth parity so that the number of "1" pins is an odd number among rN+IJ signals including rNJ data signals and parity signals. A 90% signal is generated. Therefore, in the parity check, it is checked whether the number of "1"s included in rN-1-IJ signals is an odd number. Front stage 200
The parity signal generated by the parity generation circuit 21 of stage a and the parity signal generated by the parity generation circuit 31 of this stage 300a are transmitted between the circuit 200a and the circuit 300a for the unprocessed portion of the data signal. If there is no entertainment in both the parity signal processing circuit 30 and the data signal processing circuit 30, the signals will be exactly the same, so the output of the exclusive OR circuit 32 which receives both of the parity signals as input will be "0", i.e. Indicates that there are no errors. However, since the output of this circuit 32 also includes a portion to which processing other than the data signal has been added, in order to extract the unprocessed portion, the data gate input terminal 34 is connected to a data gate input terminal 34 which shows only the data signal portion. - A signal is input, an operation is executed in the AND circuit 23, and the result of the parity check of the data signal portion, that is, the data transfer monitoring result is output to the data transfer monitoring result output terminal 35.
以上の説明では、パリティを奇数パリティとして説明し
たが、これに代わり偶数パリティを含む他のパリティで
あっても本発明を実施することができる。In the above description, the parity has been explained as odd parity, but the present invention can be implemented using other parities including even parity instead.
また、以上の説明では、データ信号処理回路の種類数を
ｒ３Ｊとして説明したが、ほかの種類数であっても本発
明を実施することができる。Further, in the above description, the number of types of data signal processing circuits is r3J, but the present invention can be practiced even if the number of types of data signal processing circuits is r3J.
本発明は、以上説明したように、従来例回路では、デー
タ信号処理・監視回路ごとに必要としていたパリティ検
査回路を不要とするものであり、経済的に優れた回路を
提供する効果がある。また、データ信号処理・監視回路
相互間の伝送路のみならず、データ信号処理回路内に発
生した誤りも監視することができるので、データ転送系
のデータ転送監視を総合的に実行できる効果がある。さ
らに、データ信号処理・監視回路間で信号誤りが累積さ
れないことは従来例回路の長所であるが、本発明でもこ
の長所が損なわれない。As explained above, the present invention eliminates the need for a parity check circuit, which was required for each data signal processing/monitoring circuit in the conventional circuit, and has the effect of providing an economically superior circuit. In addition, it is possible to monitor not only the transmission paths between data signal processing/monitoring circuits, but also errors occurring within the data signal processing circuits, making it possible to comprehensively monitor data transfer in the data transfer system. . Further, although it is an advantage of the conventional circuit that signal errors are not accumulated between the data signal processing and monitoring circuits, this advantage is not impaired in the present invention.
第１図は従来例回路の回ｌｉ′８構成図。
第２図は本発明実施例回路の回路構成図。
１０．２０，３０・・・データ信号処理回路、１１．２
１．３１・・・パリティ発生回路、１２．２２．３２・
・・排他的論理和回路、１３．２３．３３・・・論理積
回路、】４．２４．３４・・・データゲ−１・入力端子
、１５．２５．３５・・・データ転送監視結果出力端子
、１６．２６．３６・・・データ信号入力端子、１７．
２７．３７・・・パリティ入力端子、１８．２８．３８
・・・データ信号出力端子、１９．２９．３９・・・パ
リティ信号出力端子、１００．２００．３００．１００
ａ、２００ａ 。
３００ａ・・・データ信号処理・監視回路、１１０．１
２０．１３０・・・パリティ検査回路。
邦 １１
第 ２ 図
手続補正書
昭和３０年９月−り日
特許Ｂ１・ｋ 志賀 学 殿１；ｌ力
１、事件の表示
昭和５９年特 許願第１７４９７号
２° １ｐｕｏ１ デ′−タ輻送覧ネ乳困（３補正をす
る者
事件との関係 特許出願人
４、代理人
５、 補正命令の日付（自発補正）
６、 補正により増加する発明の数 な し７、補正の
対象
（１） 特許請求の範囲を別紙のとおり補正する。
（２） 明細書第３頁第１０行目
「パリティ信号」を
「パリティ信号」と補正する。
（３）明細書第３頁第１４行目
「ハリティ検査回路１２」を
「パリティ検査回路１２０」と補正する。
（４） 明細書第４頁第１８行目
「転送されように」を
「転送されるように」と補正する。
〔別 紙〕
Ｃ特許請求の範囲〕
＋１１ 複数の並列データ信号がバースＩ〜状に転送さ
れｉように従続的に接続された回路のそれぞれに、上記
並列データ信号に基づきパリティ出力を生成するパリテ
ィ発生回路と、
このパリティ発生回路のパリディ出力と前段回路のパリ
ティ発生回路のパリティ出力との排他的論理和演算を行
う第一のｆＪ算回路と、この第一の演算回路の出力と、
上記並列データ信号のデータ信号部分を示すデータゲ−
１・との論理積演算を行う第二の演算回路と
を備えたことを特徴とするデータ転送監視回路。FIG. 1 is a block diagram of circuit li'8 of a conventional circuit. FIG. 2 is a circuit configuration diagram of a circuit according to an embodiment of the present invention. 10.20,30...data signal processing circuit, 11.2
1.31... Parity generation circuit, 12.22.32.
...Exclusive OR circuit, 13.23.33...AND circuit, ]4.24.34...Data game 1 input terminal, 15.25.35...Data transfer monitoring result output terminal , 16.26.36... data signal input terminal, 17.
27.37...Parity input terminal, 18.28.38
...Data signal output terminal, 19.29.39...Parity signal output terminal, 100.200.300.100
a, 200a. 300a...data signal processing/monitoring circuit, 110.1
20.130...Parity check circuit. Japan 11 No. 2 Amendment to figure procedure September 1955 - Japan Patent B1 K Manabu Shiga 1; 1, Indication of the case 1982 Patent Application No. 17497 2° 1puo1 Data transmission view (3) Relationship with the case of the person making the amendment Patent applicant 4, Agent 5, Date of amendment order (voluntary amendment) 6. Number of inventions increased by amendment None 7. Subject of amendment (1) Patent The scope of claims is amended as shown in the attached sheet. (2) "Parity signal" on page 3, line 10 of the specification is amended to "parity signal". (3) "Parity test" on page 3, line 14 of the specification "Circuit 12" is amended to "Parity check circuit 120." (4) "As if transferred" on page 4, line 18 of the specification is amended to "as may be transferred". [Attachment] Patent C Scope of Claims] +11 A parity generation circuit that generates a parity output based on the parallel data signal for each of the circuits in which a plurality of parallel data signals are transferred in the form of a burst I and are connected sequentially in a manner i; a first fJ arithmetic circuit that performs an exclusive OR operation between the parity output of the parity generation circuit and the parity output of the parity generation circuit of the previous stage circuit; an output of the first arithmetic circuit;
A data game showing the data signal portion of the above parallel data signal.
1. A data transfer monitoring circuit comprising: a second arithmetic circuit that performs an AND operation with 1.
Claims (1)
うに従続的に接続された回路のそれぞれに、上記並列デ
ータ信号に基づきパリティ出力を生成するパリティ発生
回路と、 このパリティ発生回路のパリティ出力と前段回路のパリ
ティ発生回路のパリティ出力との排他的論理和演算を行
う第一の演算回路と、 この第一の演算回路の出力と、上記並列データ信号のデ
ータ信号部分を示すデータゲートとの論理積演算を行う
第二の演算回路と を備えたことを特徴とするデータ転送監視回路。(1) A parity generation circuit that generates a parity output based on the parallel data signal, and a parity generation circuit that generates a parity output based on the parallel data signal, and a parity generation circuit that generates a parity output based on the parallel data signal, and a parity generation circuit that generates a parity output based on the parallel data signal, and a first arithmetic circuit that performs an exclusive OR operation between the output and the parity output of the parity generation circuit in the previous circuit; and a data gate that indicates the output of the first arithmetic circuit and the data signal portion of the parallel data signal. and a second arithmetic circuit that performs an AND operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1749784A JPS60160741A (en) | 1984-02-01 | 1984-02-01 | Data transfer supervisory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1749784A JPS60160741A (en) | 1984-02-01 | 1984-02-01 | Data transfer supervisory circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160741A true JPS60160741A (en) | 1985-08-22 |
Family
ID=11945629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1749784A Pending JPS60160741A (en) | 1984-02-01 | 1984-02-01 | Data transfer supervisory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160741A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06125331A (en) * | 1992-10-12 | 1994-05-06 | Nec Corp | Digital line terminator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422734A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Data transfer device |
| JPS598200A (en) * | 1982-07-02 | 1984-01-17 | Mitsubishi Electric Corp | Memory bit error monitor device |
-
1984
- 1984-02-01 JP JP1749784A patent/JPS60160741A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422734A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Data transfer device |
| JPS598200A (en) * | 1982-07-02 | 1984-01-17 | Mitsubishi Electric Corp | Memory bit error monitor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06125331A (en) * | 1992-10-12 | 1994-05-06 | Nec Corp | Digital line terminator |
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