JPH07200419A - Bus interface device - Google Patents
Bus interface deviceInfo
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- JPH07200419A JPH07200419A JP5336641A JP33664193A JPH07200419A JP H07200419 A JPH07200419 A JP H07200419A JP 5336641 A JP5336641 A JP 5336641A JP 33664193 A JP33664193 A JP 33664193A JP H07200419 A JPH07200419 A JP H07200419A
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- 208000011580 syndromic disease Diseases 0.000 claims description 27
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 20
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- 230000006870 function Effects 0.000 description 1
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- Detection And Correction Of Errors (AREA)
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はバスとバスとのインタフ
ェースをとるバスインタフェース装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus interface device for interfacing buses with each other.
【０００２】[0002]
【従来の技術】特開平３−９６１３９号公報には、チェ
ックコード生成手段６を送信装置（図１）に備え、受信
データからチェックコードを生成するチェックコード生
成手段にとこのチェックコード生成手段１２から与えら
れたチェックコードおよび受信されたチェックコードを
比較する比較手段（１３）とを備えた受信装置（図２）
が示されている。2. Description of the Related Art Japanese Unexamined Patent Publication No. 3-96139 discloses a check code generation means 6 which is provided with a check code generation means 6 in a transmission device (FIG. 1) and generates a check code from received data. A receiving device (Fig. 2) provided with a comparing means (13) for comparing the check code given by
It is shown.
【０００３】しかし、バスインタフェース装置内でこの
ような機能は達成されていない。However, such a function has not been achieved in the bus interface device.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の方式で
は、アドレスに関しては、アドレスを受け取る装置がエ
ラーを検出していた。例えば入出力バス上の入出力装置
から基本バス上の主記憶装置へのアクセスする場合、入
出力装置が出力したアドレスとチェックコードはバスイ
ンタフェース装置を介して主記憶装置へ送られ、主記憶
装置でチェックしてエラーを検出していた。In the above-mentioned conventional system, the address receiving device has detected an error regarding the address. For example, when accessing the main memory device on the basic bus from the I / O device on the I / O bus, the address and check code output by the I / O device are sent to the main memory device via the bus interface device. I checked it and found an error.
【０００５】また、データに関しても、データを受け取
る装置がエラーを検出していた。例えば入出力バス上の
入出力装置から基本バス上の主記憶装置へデータを書き
込む場合、入出力装置が出力したデータとチェックコー
ドは、主記憶装置でチェックしてエラーを検出してい
た。同様に、入出力装置が主記憶装置からデータを読み
出す場合は主記憶装置が出力したデータとチェックコー
ドは、入出力装置でチェックしてエラーを検出してい
た。Further, regarding the data, the device that receives the data has detected an error. For example, when writing data from the input / output device on the input / output bus to the main storage device on the basic bus, the data output by the input / output device and the check code are checked in the main storage device to detect an error. Similarly, when the input / output device reads data from the main storage device, the data and check code output from the main storage device are checked by the input / output device to detect an error.
【０００６】次に例えば基本バス上の演算処理装置が入
出力バス上の入出力装置にデータを書き込む場合、演算
処理装置が出力したデータとチェックコードは、入出力
装置でチェックしてエラーを検出していた。Next, for example, when the arithmetic processing unit on the basic bus writes data to the input / output unit on the input / output bus, the data and check code output by the arithmetic processing unit are checked by the input / output unit to detect an error. Was.
【０００７】また、演算処理装置が入出力装置からデー
タを読み出す場合は入出力装置が出力したデータとチェ
ックコードは、入出力装置でチェックしてエラーを検出
していた。Further, when the arithmetic processing device reads data from the input / output device, the data and check code output by the input / output device are checked by the input / output device to detect an error.
【０００８】この方式では、バスインタフェース装置を
介するデータ転送中にエラーが発生した場合、原因を究
明しずらいという問題があった。In this system, when an error occurs during data transfer via the bus interface device, there is a problem that it is difficult to find the cause.
【０００９】[0009]
【課題を解決するための手段】上記の問題を解決するた
め、本発明の第１の装置ではバスインタフェース装置
は、受け取ったアドレスからチェックコードを生成する
チェックコード生成手段（以下アドレス計算回路）と、
このアドレス計算回路で求めたチェックコードと受け取
ったチェックコードが一致しているかどうか比較するア
ドレス比較回路を備えている。また、バスインタフェー
ス装置は無資源アドレスを検出するアドレスチェック回
路を備えている。チェックコードが一致しない場合、あ
るいは無資源アドレスを検出した場合、バスインタフェ
ース装置はエラー信号を出力する。In order to solve the above problems, in the first device of the present invention, the bus interface device comprises a check code generating means (hereinafter, an address calculating circuit) for generating a check code from the received address. ,
An address comparison circuit is provided to compare whether the check code obtained by this address calculation circuit and the received check code match. The bus interface device also includes an address check circuit that detects a resourceless address. If the check codes do not match, or if a resource-free address is detected, the bus interface device outputs an error signal.
【００１０】第２のバスインタフェース装置は受け取っ
たデータとチェックコードからシンドロームを生成する
シンドローム生成回路を備えている。それでシンドロー
ムを生成しエラーを検出したらエラー信号を出力する。The second bus interface device has a syndrome generation circuit for generating a syndrome from the received data and check code. Therefore, when a syndrome is generated and an error is detected, an error signal is output.
【００１１】第３のバスインタフェース装置は第２のバ
スインタフェース装置において、シンドローム生成回路
でエラーを検出すると誤り訂正回路でデータを訂正し、
訂正後のデータを出力する。In the third bus interface device, in the second bus interface device, when the syndrome generation circuit detects an error, the error correction circuit corrects the data,
Output the corrected data.
【００１２】本発明は、従来他の装置が行っていたアド
レス、データのエラーを検出をバスインタフェース装置
が行うことでデータ転送の信頼性をより高くし、またデ
ータ転送に関する障害の原因を究明しやすいことを目的
としている。According to the present invention, the reliability of data transfer is further enhanced by the bus interface device detecting the error of the address and the data which is conventionally performed by other devices, and the cause of the failure relating to the data transfer is investigated. It is intended to be easy.
【００１３】[0013]
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。An embodiment of the present invention will now be described in detail with reference to the drawings.
【００１４】図１を参照すると、本発明の一実施例であ
るバスインタフェース装置５１２，演算処理装置３およ
び主記憶装置４を接続した基本バス１と、複数の入出力
装置６，７および８を接続した入出力バス２との間に位
置し、該基本バス１と入出力バス２との間に接続されて
いる。Referring to FIG. 1, a basic bus 1 to which a bus interface device 512, an arithmetic processing unit 3 and a main memory 4 are connected according to an embodiment of the present invention, and a plurality of input / output devices 6, 7 and 8 are shown. It is located between the connected input / output bus 2 and is connected between the basic bus 1 and the input / output bus 2.
【００１５】図２を参照すると、本発明の第１の実施例
は、アドレス計算回路５１，アドレス比較回路５２，ア
ドレスチェック回路５３，およびエラー信号生成回路５
４を備えている。Referring to FIG. 2, the first embodiment of the present invention includes an address calculation circuit 51, an address comparison circuit 52, an address check circuit 53, and an error signal generation circuit 5.
It is equipped with 4.
【００１６】アドレス計算回路５１は、バス上から受け
取ったアドレスから、アドレス８ビット毎に１ビットの
チェックコードを生成しアドレス比較回路５２へ送る回
路である。それらのチェックコードをａg1，ａg2，…，
ａgn（ｎ：アドレスの本数を８で割った数）とする。The address calculation circuit 51 is a circuit which generates a 1-bit check code for every 8 bits of the address from the address received from the bus and sends it to the address comparison circuit 52. The check codes are a g1 , a g2 , ...,
a gn (n: number of addresses divided by 8).
【００１７】アドレス比較回路５２は、バス上から受け
取ったアドレスチェックコードａi1，ａi2，…，ａinと
アドレス計算回路５１から送られたアドレスチェックコ
ードａg1，ａg2，…，ａgnの対応するビットをそれぞれ
比較する。例えば、ａi1とａg1，ａi2とａg2のように。
その結果、一組でも一致していなかった場合、エラー情
報をエラー信号生成回路５４へ送る。The address comparison circuit 52 receives the address check codes a i1 , a i2 , ..., A in received from the bus and the address check codes a g1 , a g2 , ..., A gn sent from the address calculation circuit 51. Compare the corresponding bits respectively. For example, a i1 and a g1 , a i2 and a g2 .
As a result, if even one set does not match, error information is sent to the error signal generation circuit 54.
【００１８】アドレスチェック回路５３は、バス上から
受け取ったアドレスから、システムとして設定されてい
ない領域を検出するアドレスデコーダである。もし、設
定されていない無資源の領域を検出した場合、エラー情
報をエラー信号生成回路５４へ送る。The address check circuit 53 is an address decoder for detecting an area which is not set as a system from the address received from the bus. If a resource-free area that has not been set is detected, error information is sent to the error signal generation circuit 54.
【００１９】エラー信号生成回路５４は、アドレス比較
回路５２，またはアドレスチェック回路５３から送られ
たエラー情報からバス上に出力するエラー信号を生成す
る回路である。The error signal generation circuit 54 is a circuit for generating an error signal to be output on the bus from the error information sent from the address comparison circuit 52 or the address check circuit 53.
【００２０】入出力装置６が主記憶装置４へアクセスす
る場合、入出力装置６は入出力バス２上にアドレスとア
ドレスのチェックコードを出力する。バスインタフェー
ス装置５は、入出力バス２上から受け取ったアドレスか
らアドレス計算回路５１においてチェックコードを計算
し、そのチェックコードをアドレス比較回路５２に送
る。また、入出力バス２上のチェックコードもアドレス
比較回路５２に入る。アドレス比較回路５２は前記２つ
のチェックコードを比較し、両者が一致していた場合、
すなわちアドレスが正常であれば受け取ったアドレスを
基本バス１上に出力する。もし、一致していなかった場
合、バスインタフェース装置５はアドレスにエラーが生
じたと判断しエラー信号生成回路５４を通して入出力バ
ス２上にエラー信号を出力し、入出力装置６にエラーを
通知する。またこの場合基本バス１上をアクセスしな
い。When the input / output device 6 accesses the main memory 4, the input / output device 6 outputs an address and an address check code on the input / output bus 2. The bus interface device 5 calculates a check code in the address calculation circuit 51 from the address received from the input / output bus 2 and sends the check code to the address comparison circuit 52. The check code on the input / output bus 2 also enters the address comparison circuit 52. The address comparison circuit 52 compares the two check codes, and if they match,
That is, if the address is normal, the received address is output onto the basic bus 1. If they do not match, the bus interface device 5 determines that an error has occurred in the address, outputs an error signal on the input / output bus 2 through the error signal generation circuit 54, and notifies the input / output device 6 of the error. In this case, the basic bus 1 is not accessed.
【００２１】また、アドレスはアドレスチェック回路５
３にも入る。ここは、アドレスデコーダであり、受け取
ったアドレスから無資源アドレスを検出することができ
る。もし、受け取ったアドレスから無資源アドレスであ
ると判断した場合、エラー信号生成回路５４を通して入
出力バス２上にエラー信号を出力し、入出力装置６にエ
ラーを通知する。またこの場合、基本バス１上をアクセ
スしない。The address is the address check circuit 5
It goes into 3. This is an address decoder and can detect a resource-free address from the received address. If it is determined that the received address is a resource-free address, an error signal is output to the input / output bus 2 through the error signal generation circuit 54 to notify the input / output device 6 of the error. In this case, the basic bus 1 is not accessed.
【００２２】次に演算処理装置３が入出力装置６へアク
セスする場合も上記と同様である。演算処理装置３は基
本バス１上にアドレスとアドレスのチェックコードを出
力する。バスインタフェース装置５は基本バス１上から
受け取ったアドレスからアドレス計算回路５１において
チェックコードを計算し、そのチェックコードをアドレ
ス比較回路５２に送る。また、基本バス１上のチェック
コードはバスインタフェース装置５のアドレス比較回路
５２に入る。アドレス比較回路５２では前記２つのチェ
ックコードを比較し、両者が一致していたら、すなわち
アドレスが正常であれば、受け取ったアドレスを入出力
バス２上に出力する。もし、一致していなかった場合、
バスインタフェース装置５はアドレスにエラーが生じた
と判断し、エラー信号生成回路を通して基本バス１上に
エラー信号を出力し、演算処理装置３にエラーを通知す
る。またこの場合入出力バス２上をアクセスしない。The same applies to the case where the arithmetic processing unit 3 accesses the input / output unit 6 next. The arithmetic processing unit 3 outputs an address and a check code for the address onto the basic bus 1. The bus interface device 5 calculates a check code in the address calculation circuit 51 from the address received from the basic bus 1 and sends the check code to the address comparison circuit 52. The check code on the basic bus 1 enters the address comparison circuit 52 of the bus interface device 5. The address comparison circuit 52 compares the two check codes and outputs the received address to the input / output bus 2 if the two check codes match, that is, if the address is normal. If they do not match,
The bus interface device 5 determines that an error has occurred in the address, outputs an error signal on the basic bus 1 through the error signal generation circuit, and notifies the arithmetic processing device 3 of the error. In this case, the I / O bus 2 is not accessed.
【００２３】また、アドレスはアドレスチェック回路５
３にも入る。ここは、アドレスデコーダであり、受け取
ったアドレスから無資源アドレス検出することができ
る。もし、受け取ったアドレスから無資源アドレスであ
ると判断した場合、エラー信号生成回路５４を通して基
本バス１上にエラー信号を出力し、演算処理装置３入出
力装置６にエラーを通知する。またこの場合、基本バス
１上をアクセスしない。The address is the address check circuit 5
It goes into 3. This is an address decoder and can detect a resource-free address from the received address. If it is determined that the received address is a resource-free address, an error signal is output to the basic bus 1 through the error signal generation circuit 54 to notify the arithmetic processing unit 3 input / output unit 6 of the error. In this case, the basic bus 1 is not accessed.
【００２４】次に本発明の第２の実施例について図面を
参照して詳細に説明する。Next, a second embodiment of the present invention will be described in detail with reference to the drawings.
【００２５】図３を参照すると、本発明の第２の実施例
は、第１の実施例に、データ計算回路５５およびデータ
比較回路５６を加えたことが特徴である。Referring to FIG. 3, the second embodiment of the present invention is characterized in that a data calculation circuit 55 and a data comparison circuit 56 are added to the first embodiment.
【００２６】データ計算回路５５は、バス上から受け取
ったデータから、データ８ビット毎に１ビットのチェッ
クコードを生成しデータ比較回路５６へ送る回路であ
る。それらのチェックコードをｄg1，ｄg2，…，ｄ
gn（ｎ：データの本数を８で割った数）とする。The data calculation circuit 55 is a circuit that generates a 1-bit check code for every 8 bits of data from the data received from the bus and sends it to the data comparison circuit 56. These check codes are d g1 , d g2 , ..., d
gn (n: number of data divided by 8).
【００２７】データ比較回路５６は、バス上から受け取
ったデータチェックコードｄi1，ｄi2，…，ｄinとデー
タ計算回路５５から送られてきたチェックコードｄg1，
ｄg2，…，ｄgnの対応するビットを例えば、ｄi1と
ｄg1，ｄi2とｄg2のようにそれぞれ比較する。その結
果、一組でも一致していなかった場合、エラー情報をエ
ラー信号生成回路５４へ送る。The data comparison circuit 56 receives the data check codes d i1 , d i2 , ..., D in received from the bus and the check codes d g1 , sent from the data calculation circuit 55.
The corresponding bits of d g2 , ..., D gn are compared, for example, d i1 and d g1 , and d i2 and d g2 , respectively. As a result, if even one set does not match, error information is sent to the error signal generation circuit 54.
【００２８】エラー信号生成回路５４は、アドレス比較
回路５２，アドレスチェック回路５３，またはデータ比
較回路５６から送られたエラー情報からバス上に出力す
るエラー信号を生成する回路である。The error signal generation circuit 54 is a circuit for generating an error signal to be output on the bus from the error information sent from the address comparison circuit 52, the address check circuit 53, or the data comparison circuit 56.
【００２９】入出力装置６が主記憶装置４へデータを書
き込む場合、入出力装置６は入出力バス２上にデータと
データのチェックコードを出力する。バスインタフェー
ス装置５は入出力バス２上のデータからデータ計算回路
５５でチェックコードを計算し、そのチェックコードを
データ比較回路５６に送る。また、入出力バス２上のチ
ェックコードはバスインタフェース装置５のデータ比較
回路５６に入る。データ比較回路５６は前記２つのチェ
ックコードを比較し、両者が一致していた場合、すなわ
ちデータが正常であればバスインタフェース装置５は受
け取ったデータを基本バス１上に出力する。もし、一致
していなかった場合、バスインタフェース装置５はデー
タにエラーが生じたと判断しエラー信号生成回路を通し
て入出力バス２上にエラー信号を出力し、入出力装置６
にエラーを通知する。またこの場合基本バス１上にデー
タを出力しない。When the input / output device 6 writes data to the main memory 4, the input / output device 6 outputs the data and the data check code on the input / output bus 2. In the bus interface device 5, the data calculation circuit 55 calculates a check code from the data on the input / output bus 2 and sends the check code to the data comparison circuit 56. The check code on the input / output bus 2 enters the data comparison circuit 56 of the bus interface device 5. The data comparison circuit 56 compares the two check codes, and if they match, that is, if the data is normal, the bus interface device 5 outputs the received data onto the basic bus 1. If they do not match, the bus interface device 5 determines that an error has occurred in the data, outputs an error signal to the input / output bus 2 through the error signal generation circuit, and the input / output device 6
Notify the error. In this case, no data is output on the basic bus 1.
【００３０】次に、入出力装置６が主記憶装置４からデ
ータを読み出す場合、主記憶装置４は基本バス１上にデ
ータとデータのチェックコードを出力する。バスインタ
フェース装置５は基本１上のデータからデータ計算回路
５５でチェックコードを計算し、そのチェックコードを
データ比較回路５６に送る。また、基本バス１上にある
チェックコードはアドレス比較回路５６に入る。アドレ
ス比較回路５６は前記２つのチェックコードを比較し、
両者が一致していた場合、すなわちデータが正常であれ
ば受け取ったデータを入出力バス２上に出力する。も
し、一致していなかった場合、バスインタフェース装置
５はデータにエラーが生じたと判断しエラー信号生成回
路を通して入出力バス２上にエラー信号を出力し、入出
力装置６にエラーを通知する。また入出力バス２上にデ
ータを出力しない。Next, when the input / output device 6 reads data from the main storage device 4, the main storage device 4 outputs the data and the data check code onto the basic bus 1. The bus interface device 5 calculates a check code from the data on the basic 1 by the data calculation circuit 55 and sends the check code to the data comparison circuit 56. The check code on the basic bus 1 enters the address comparison circuit 56. The address comparison circuit 56 compares the two check codes,
If they match, that is, if the data is normal, the received data is output to the input / output bus 2. If they do not match, the bus interface device 5 determines that an error has occurred in the data, outputs an error signal to the input / output bus 2 through the error signal generation circuit, and notifies the input / output device 6 of the error. Also, no data is output to the input / output bus 2.
【００３１】次に、演算処理装置３が入出力装置６から
データを読み出す場合、演算処理装置３は基本バス１上
にデータとデータのチェックコードを出力する。バスイ
ンタフェース装置５は基本バス１上のデータからデータ
計算回路５５でチェックコードを計算し、そのチェック
コードをデータ比較回路５６に送る。また、基本バス１
上のチェックコードはバスインタフェース装置５のデー
タ比較回路５６に入る。データ比較回路５６は前記２つ
のチェックコードを比較し、両者が一致していた場合、
すなわちデータが正常であればバスインタフェース装置
５は受け取ったデータを入出力バス２上に出力する。も
し、一致していなかった場合、バスインタフェース装置
５はデータにエラーが生じたと判断しエラー信号生成回
路を通して基本バス１上にエラー信号を出力し、演算処
理装置３にエラーを通知する。またこの場合入出力バス
２上にデータを出力しない。Next, when the arithmetic processing unit 3 reads data from the input / output unit 6, the arithmetic processing unit 3 outputs the data and the check code of the data onto the basic bus 1. The bus interface device 5 calculates a check code from the data on the basic bus 1 by the data calculation circuit 55 and sends the check code to the data comparison circuit 56. In addition, basic bus 1
The above check code enters the data comparison circuit 56 of the bus interface device 5. The data comparison circuit 56 compares the two check codes, and if they match,
That is, if the data is normal, the bus interface device 5 outputs the received data to the input / output bus 2. If they do not match, the bus interface unit 5 judges that an error has occurred in the data, outputs an error signal on the basic bus 1 through the error signal generation circuit, and notifies the arithmetic processing unit 3 of the error. In this case, no data is output on the input / output bus 2.
【００３２】次に、演算処理装置３が入出力装置６から
データを読み出す場合、入出力バス２上にデータとデー
タのチェックコードを出力する。バスインタフェース装
置５は入出力バス２上のデータからデータ計算回路５５
でチェックコードを計算し、そのチェックコードをデー
タ比較回路５６に送る。また、入出力バス２上にあるチ
ェックコードはバスインタフェース装置５のデータ比較
回路５６に入る。データ比較回路５６では前記２つのチ
ェックコードを比較し、両者が一致していた場合、すな
わちデータが正常であればバスインタフェース装置５は
受け取ったデータを基本バス１上に出力する。もし、一
致していなかった場合、バスインタフェース装置５はデ
ータにエラーが生じたと判断しエラー信号生成回路を通
して基本バス１上にエラー信号を出力し、演算処理装置
３にエラーを通知する。また基本バス１上にデータを出
力しない。Next, when the arithmetic processing unit 3 reads data from the input / output unit 6, the data and the check code of the data are output onto the input / output bus 2. The bus interface unit 5 uses the data on the input / output bus 2 to calculate the data calculation circuit 55.
The check code is calculated with and the check code is sent to the data comparison circuit 56. The check code on the input / output bus 2 enters the data comparison circuit 56 of the bus interface device 5. In the data comparison circuit 56, the two check codes are compared, and if the two check codes match, that is, if the data is normal, the bus interface device 5 outputs the received data onto the basic bus 1. If they do not match, the bus interface unit 5 judges that an error has occurred in the data, outputs an error signal on the basic bus 1 through the error signal generation circuit, and notifies the arithmetic processing unit 3 of the error. Also, no data is output on the basic bus 1.
【００３３】次に本発明の第３の実施例について図面を
参照して詳細に説明する。Next, a third embodiment of the present invention will be described in detail with reference to the drawings.
【００３４】図４を参照すると、本発明の第３の実施例
は、第２の実施例にシンドローム生成回路５７が加えら
れている。Referring to FIG. 4, in the third embodiment of the present invention, a syndrome generation circuit 57 is added to the second embodiment.
【００３５】シンドローム生成回路５７は、受け取った
データからデータパターンに基づき数ビットのチェック
ビットを生成する。シンドローム生成回路５７には、あ
らかじめ数種類のデータのビットパターンが用意されて
いる。チェックビットは、こられのデータパターンの排
他的論理和で表される。次に受け取ったデータと先ほど
生成したチェックビットからシンドロームを生成する。
シンドロームは、データパターンとチェックビットの排
他的論理和であり、データパターンの数だけ生成され
る。ここで、シンドロームの全ビットが“０”であった
場合、データは正常である。しかし、１ビットでも
“０”でないシンドロームがあった場合、データにエラ
ーが発生したと認識し、エラー信号生成回路５４にその
情報を送る。The syndrome generation circuit 57 generates several check bits from the received data based on the data pattern. The syndrome generation circuit 57 is prepared in advance with bit patterns of several types of data. The check bit is represented by the exclusive OR of these data patterns. Next, a syndrome is generated from the received data and the check bit generated earlier.
The syndrome is the exclusive OR of the data pattern and the check bit, and is generated by the number of data patterns. Here, if all the bits of the syndrome are "0", the data is normal. However, if there is a syndrome in which even one bit is not "0", it is recognized that an error has occurred in the data and the information is sent to the error signal generation circuit 54.
【００３６】入出力装置６が主記憶装置４へデータを書
き込む場合、バスインタフェース装置５は入出力バス２
上のデータとチェックコードからシンドローム生成回路
５７でシンドロームを計算する。その結果、データが正
常であれば、受け取ったデータを基本バス１上に出力す
る。もし、エラーを検出した場合、エラー信号生成回路
５４を通して入出力バス２上にエラー信号を出力し、入
出力装置６にエラーを通知する。When the input / output device 6 writes data to the main storage device 4, the bus interface device 5 sets the input / output bus 2
The syndrome generation circuit 57 calculates the syndrome from the above data and the check code. As a result, if the data is normal, the received data is output on the basic bus 1. If an error is detected, an error signal is output to the input / output bus 2 through the error signal generation circuit 54 to notify the input / output device 6 of the error.
【００３７】次に、入出力装置６が主記憶装置４からデ
ータを読み出す場合、バスインタフェース装置５は基本
バス１上のデータとチェックコードからシンドローム生
成回路５７においてシンドロームを計算する。その結
果、データが正常であれば、受け取ったデータを入出力
バス２上に出力する。もし、エラーを検出した場合、エ
ラー信号生成回路５４を通して入出力バス２上にエラー
信号を出力し、入出力装置６にエラーを通知する。Next, when the input / output device 6 reads data from the main storage device 4, the bus interface device 5 calculates the syndrome in the syndrome generation circuit 57 from the data on the basic bus 1 and the check code. As a result, if the data is normal, the received data is output to the input / output bus 2. If an error is detected, an error signal is output to the input / output bus 2 through the error signal generation circuit 54 to notify the input / output device 6 of the error.
【００３８】次に演算処理装置３が入出力装置６へデー
タを書き込む場合、バスインタフェース装置５は基本バ
ス１上のデータとチェックコードからシンドローム生成
回路５７においてシンドロームを計算する。その結果、
データが正常であれば、受け取ったデータを入出力バス
２上に出力する。もし、エラーを検出した場合、エラー
信号生成回路５４を通して基本バス１上にエラー信号を
出力し、演算処理装置３にエラーを通知する。Next, when the arithmetic processing unit 3 writes data to the input / output unit 6, the bus interface unit 5 calculates the syndrome in the syndrome generation circuit 57 from the data on the basic bus 1 and the check code. as a result,
If the data is normal, the received data is output to the input / output bus 2. If an error is detected, an error signal is output to the basic bus 1 through the error signal generation circuit 54 to notify the arithmetic processing unit 3 of the error.
【００３９】次に、演算処理装置３が入出力装置６から
データを読み出す場合、バスインタフェース装置５は入
出力バス２上のデータとチェックコードからシンドロー
ム生成回路５７でシンドロームを計算する。その結果、
データが正常であれば、受け取ったデータを基本バス１
上に出力する。もし、エラーを検出した場合、エラー信
号生成回路５４を通して基本バス１にエラー信号を出力
し、演算処理装置３にエラーを通知する。Next, when the arithmetic processing unit 3 reads data from the input / output unit 6, the bus interface unit 5 calculates the syndrome in the syndrome generation circuit 57 from the data on the input / output bus 2 and the check code. as a result,
If the data is normal, the received data is the basic bus 1
Print on top. If an error is detected, an error signal is output to the basic bus 1 through the error signal generation circuit 54 to notify the arithmetic processing unit 3 of the error.
【００４０】次に本発明の第４の実施例について図面を
参照して詳細に説明する。Next, a fourth embodiment of the present invention will be described in detail with reference to the drawings.
【００４１】図５を参照すると、本発明の第４の実施例
は、第３の実施例に誤り訂正回路５６が加えられてい
る。Referring to FIG. 5, in the fourth embodiment of the present invention, an error correction circuit 56 is added to the third embodiment.
【００４２】シンドローム生成回路５７で生成されたシ
ンドロームは誤り訂正回路５８へ送られる。シンドロー
ムの組合せから１ビットエラーを検出した場合、データ
のエラービットを特定することも可能である。この場
合、誤り訂正回路５８でデータの該当するビットを反転
し訂正後、バス上にデータを出力する。The syndrome generated by the syndrome generation circuit 57 is sent to the error correction circuit 58. When a 1-bit error is detected from the combination of syndromes, it is possible to specify the error bit of the data. In this case, the error correction circuit 58 inverts and corrects the corresponding bit of the data and outputs the data on the bus.
【００４３】[0043]
【発明の効果】本発明は基本バスと入出力バスとを接続
するバスインタフェース装置が、従来、主記憶装置が持
っていたアドレス、データのチェックコードの計算回路
と比較回路、あるいはシンドローム生成回路を持つこと
によって、データ転送の信頼性がより高くなるととも
に、バスインタフェース装置近辺での障害箇所の切り分
けができるようになり保守性を高める効果がある。According to the present invention, a bus interface device for connecting a basic bus and an input / output bus is provided with an address and data check code calculation circuit and a comparison circuit, or a syndrome generation circuit, which a conventional main memory device has. By having this, the reliability of data transfer becomes higher, and it becomes possible to isolate the failure point near the bus interface device, which has the effect of improving maintainability.
【図１】本発明の一実施例を適用するシステムを示す図
である。FIG. 1 is a diagram showing a system to which an embodiment of the present invention is applied.
【図２】本発明の第１の実施例を示す図である。FIG. 2 is a diagram showing a first embodiment of the present invention.
【図３】本発明の第２の実施例を示す図である。FIG. 3 is a diagram showing a second embodiment of the present invention.
【図４】本発明の第３の実施例を示す図である。FIG. 4 is a diagram showing a third embodiment of the present invention.
【図５】本発明の第４の実施例を示す図である。FIG. 5 is a diagram showing a fourth embodiment of the present invention.
１ 基本バス ２ 入出力バス ３ 演算処理装置 ４ 主記憶装置 ５ バスインタフェース装置 ６〜８ 入出力装置 ５１ アドレス計算回路 ５２ アドレス比較回路 ５３ アドレスチェック回路 ５４ エラー信号生成回路 ５５ データ計算回路 ５６ データ比較回路 ５７ シンドローム生成回路 ５８ 誤り訂正回路 1 basic bus 2 input / output bus 3 arithmetic processing unit 4 main storage unit 5 bus interface unit 6-8 input / output unit 51 address calculation circuit 52 address comparison circuit 53 address check circuit 54 error signal generation circuit 55 data calculation circuit 56 data comparison circuit 57 Syndrome generation circuit 58 Error correction circuit
Claims (2)
ェックコードを生成するチェックコード生成手段と、 このチェックコード生成手段で生成されたチェックコー
ドと前記バスを介して与えられるチェックコードとを比
較する比較手段と、 前記バスを介して与えられたアドレスが無資源アドレス
か否かをチェックするアドレスチェック手段と、 前記比較手段でチェックコードの不一致がとられまたは
前記アドレスチェック手段で無資源アドレスであるとチ
ェックされたときアドレスエラー信号を発生するエラー
信号生成手段とを含むことを特徴とするバスインタフェ
ース装置。1. A check code generating means for generating a check code from an address given via a bus, and a comparison for comparing the check code generated by the check code generating means with the check code given via the bus. Means, address checking means for checking whether or not the address given via the bus is a resource-free address, and comparing code is not matched by the comparing means or the address checking means is a resource-free address A bus interface device, comprising: an error signal generating means for generating an address error signal when checked.
ックコードを生成するチェックコード生成手段と、 このチェックコード生成手段で生成されたチェックコー
ドと前記バスを介して与えられるチェックコードとを比
較する比較手段と、 前記バスを介して与えられるデータおよび前記チェック
コード生成手段で生成されたチェックコードからシンド
ロームを生成しエラーを検出するシンドローム生成手段
とを備え、 前記エラー信号生成手段にこのシンドローム生成手段か
ら発生するエラー信号も前記アドレスエラー信号と併せ
てエラー信号として発生することを特徴とする請求項１
記載のバスインタフェース装置。2. A check code generation means for generating a check code from data given via a bus, and a comparison for comparing the check code generated by the check code generation means with the check code given via the bus. Means, and a syndrome generating means for generating a syndrome from the data given via the bus and the check code generated by the check code generating means to detect an error, and the error signal generating means from the syndrome generating means. The error signal generated is also generated as an error signal together with the address error signal.
Bus interface device as described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336641A JPH07200419A (en) | 1993-12-28 | 1993-12-28 | Bus interface device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336641A JPH07200419A (en) | 1993-12-28 | 1993-12-28 | Bus interface device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200419A true JPH07200419A (en) | 1995-08-04 |
Family
ID=18301272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336641A Pending JPH07200419A (en) | 1993-12-28 | 1993-12-28 | Bus interface device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07200419A (en) |
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