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JPS60147660A - 線形帰環シフトレジスタ - Google Patents

線形帰環シフトレジスタ

Info

Publication number
JPS60147660A
JPS60147660A JP59243555A JP24355584A JPS60147660A JP S60147660 A JPS60147660 A JP S60147660A JP 59243555 A JP59243555 A JP 59243555A JP 24355584 A JP24355584 A JP 24355584A JP S60147660 A JPS60147660 A JP S60147660A
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JP
Japan
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circuit
signal
exclusive
register
input
Prior art date
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Application number
JP59243555A
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English (en)
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JPH0481147B2 (ja
Inventor
モン．イエン．ツアイ
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS60147660A publication Critical patent/JPS60147660A/ja
Publication of JPH0481147B2 publication Critical patent/JPH0481147B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/582—Pseudo-random number generators
    • G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/31813—Test pattern generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
    • G06F2207/581—Generating an LFSR sequence, e.g. an m-sequence; sequence may be generated without LFSR, e.g. using Galois Field arithmetic
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
    • G06F2207/583—Serial finite field implementation, i.e. serial implementation of finite field arithmetic, generating one new bit or trit per step, e.g. using an LFSR or several independent LFSRs; also includes PRNGs with parallel operation between LFSR and outputs

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  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路の試１験技術に関し、さらに詳しく言
えば、集積回路上で複数の試、装機能を遂行できるプロ
グラム用能な線形帰環シフトレジスタに関する。
〔従来技術す ＶＬＳＩ回路は複雑であるが故にその試験は難しく、シ
たかってコストもかかろ。ぞ５した試験の困難さを軽減
するために、ＶＬＳＩ回路内で試験ができるような手法
が考えられてきた。固体素子回路　ＩＥＥＥジャーナル
（ＩＥＥＥ　Ｊｏｕｒｎａｌｏｆ　５ｏｌｉｄ　５ｔａ
ｔｅ　Ｃ１ｒｃｕｉｔ８）、３Ｃ−１５巻、第３号、１
９８［］年６月、°′複雑なディジタル集積回路のため
の組込み試験（Ｂｕｉｌｔ　ＩｎＴｅ５ｔ　ｆｏｒ　Ｃ
ｏｍｐｌｅｘ　Ｄｅｇ、ｉ鴫ｔａｌＩｎｔｅｇｒａｔｅ
ｄＣｉｒｃｕｉｔｓ）”、にそのような手法の概要が記
載されている。これによれば、組込みレジスタが被試験
回路に入力信号を供給し、入力信号に対して被試験回路
が応答した結果は、別のレジスタで構成される試験結果
評価手段で評価できる。
組込みレジスタは、これまで、テストパターンを被試験
回路に印加しそれに対する被試験回路の応答と印加した
テストパターンとを比較するためのスキャン発生器とし
て用いられてきた。組込みレジスタは５ＲＬ（Ｓｈｉｆ
ｔ　ＲｅｇｉｓｔｅｒＬａｔｃｈ　）を直列的に並らべ
て動作させることもできる・この場合は、所望のテスト
パターンを組込みレジスタへ逐次的に入れてラッチさせ
、これを並列的な入力として被試験回路へ供給すること
　−ができる。被試験回路を動作させてこのテストパタ
ーンに対する回路の応答を別のレジスぞ（これもＳＲＬ
を直列に並らべたものである）に並列的にロードする。
テストパターンの応答は次に逐次的に読み取られて、被
試験回路が正常に働いたかどうかが判断される。このよ
うな手法は一般にＬＳ　Ｓ　Ｄ　（Ｌｅｖｅｌ　５ｅｎ
ｓｉｔｉｖｅ　５ｃａｎ　Ｄｅｓｉｇｎ）ど呼１ばれて
、いる。
ＳＲＬを線形帰環シフトレジスタ（ＬｉｎｅａｒＦｅｅ
ｄｂａｃｋ　５ｈｉｆｔ　Ｒｅｇｉｓｔｅｒｉ　以下Ｌ
Ｆ’ＳＲという）として動作させ、ランダムパターン発
生器およびそれに対応する信号解析器を用いることによ
って、さらに高度な試験を遂行できる０ＬＦＳＲに適切
なフィードバックを力え１多項式擬似乱数を生成するこ
とによってランダムなテストパターンが発生される。こ
のパターンは被試験回路に印加される。連続的に変化す
る乱数に対する被試験回路の応答は信号解析器として動
作する別のＬＦＳＲでハツシングまたは圧縮されて、検
出された故障が保持される。テストパターン発生シーケ
ンスが終わると、ハツシングされた結果は信号解析器か
ら逐次的に読み取られて、回路が正常に働いたかどうか
が判断される。
〔発明が解決しようとする問題点〕
従来、ＳＲＬレジスタを用いるオンチップの試験技術は
全てチップにハードウェアのオーバヘッドをもたらすも
のであり、さらにＬＦＳＲは装置のピン出力の他にフィ
ードバック端子および種々の制御線が必要である。
本発明はこの問題点を解決するものである。
〔問題点を解決するだめの手段゛〕
本発明のＬＦＳＲは通常のオペレーションのときは信号
はそこを単に通過し、回路を試験するとキｌｄＬ　Ｓ　
Ｓ　Ｄラッチとして機能するだけでなく（１つのＬＦＳ
Ｒに逐次的にデータをｏ−ト’ｌ、別のＬＦＳＲから逐
次的にデータを読み取る機能）、テキストパターン発生
手段または信号解析手段としても機能することができる
プログラム可能な汎用のＬＦＳＲである。
そのために本発明のＬＦＳ　Ｈの各段は、前段からのシ
フト信号およびＬＦＳＲのフィードバック信号を受け取
る第１の排他的ＮＯＲ回路と、この第１の排他的ＮＯＲ
回路からの論理信号および通常の入力信号を受け取る第
２の排他的Ｎ。
Ｒ回路と、 回路が通常に動作する間は回路から信号を受け取り、回
路を試験する間は第２の排他的ＮＯＲ回路から信号を受
け取るレジスタと、 を具備する。
〔実施例〕
第１図は本発明に従ったＬＰＳ　Ｒをボート上に有する
ＶＬＳＩ回路１１のブロック図である。ＶＬＳ１回路１
１は好適にはＮＭＯ８型であり、ＬＦ’５Ｒ１３および
ＬＦＳＲ１４（７）他に、回路１２および回路１５を含
む。各ＬＦＳＲはセルＳ。ないしＳＮを有する多段構成
である。通常のオペレーションの場合は、入力データは
ＬＦＳＲ１３を単に通過して回路１２に送られ、回路１
２の出力はＬＦＳＲ１４を単に通過して回路１５に送ら
れる。
第１図に示すＶＬＳ　Ｉ回路１１では、ＬＦＳＲ１６お
よびＬＦＳＲｌ４はＶＬＳ　Ｉ回路１１上いある外部ピ
ンを介してそれぞれプログラムすることができる。この
プログラムによって４つの基本的な機能を遂行できる。
４つの基本的な機能はテストパターンを発生する機能、
その結果に対応するハツシング機能の他に、ＬＳＳＤ機
能を含む。
テストパターンの発生およびその結果に対応するハツシ
ングの機能の場合、ＬＦＳＲｌ　４で解析されるテスト
パターンを発生するようにＬＦＳ　Ｒ１６をプログラム
することができる。本実施例では外部ピン端子を利用す
るが、Ｖ、ＬＳＩのマスクを事前にプログラムすること
によって一部の端子を使えるようにする手法も可能であ
る。ＬＦＳＲｌ３およびＬＦＳＲｌ４はＮＭＯ８技術に
より現行の標準的なＬＳＳＤラッチにわずか１２個の素
子を加えるだけで実現できる。したがってテストパター
ンの発生およびその結果のハツシングの機能を加えても
ハードウェアのオーバーヘッドは最少にできる。
第２図は１つのＬ　Ｆ　Ｓ’　Ｒの構成例を示すブロッ
ク図である。図の例ではセルは５段構成、すなわちセル
Ｓ　ないしＳ４を含む。セルに係る種々の制御線および
入出力線は簡単のためセルＳ４だけに示す。入出力線は
、通常の入力線、通常の出力線、フィードバック入力線
、シフト入力線、およびシフト出力線である。制御線は
、テスト１制御線、テスト２制御線、入力制御線、天理
制御線、フィードバック制御線、フィードバック制御線
、および通常入力制御線である。′−”は論理レベルが
反転していることを表わす。第６図は前段のセルのシフ
ト出力と後段のセルのシフト入力が順に接続されたＬＦ
ＳＲを示す。第６図に示すＬＦＳＨに印加される制御信
号およびクロック信号を以下に説明する。
ＬＳＳＤ機能を遂行する場合、テスト１制御線およびテ
スト２制御線に供給されるクロック信号の制御の下で、
データはセルＳ。のシフト入力線から印加される。テス
ト１制御線およびテスト１制御線にそれぞれ供給される
クロック信号は時間的に重なり合うことのない互いに反
転したクロック信号である。以下これらのクロック信号
をそれぞれＴ１信号およびＴ２信号という。セルＳ。の
シフト入力線から印加されるデータはＴ１信号およびＴ
２信号の制御の下°で伝播される。通常のＬＳＳＤ機能
を遂行する場合、セルＳ。ないしＳ４が被試験回路に並
列的にデータを印加できるようになるまで、データはＬ
　Ｆ　Ｓ　、Ｒへ順次シフトインされる。
同様にＬＦＳＲＩ　４においては、第１図の回路１２か
ら各セルの入力線（通常）を介して並列的にロードされ
たデータがクロック信号の制御の下で最後段のセルＳ　
のシフト出力線から逐次的に読み取られる。
次に第４図について説明する。第４図はテストパターン
発生の機能を遂行する際のＬＦＳＲの内部接続の様子を
示す図である。テスレぐターン発生機能の場合は、ＬＳ
ＳＤ機能の場合と同様に、前段のセルのシフト出力と後
段のセルのシフト人力が順に接続され、さらに選択され
たセルのフィードバック入力線にセルＳ　のシフト出力
からのフィードバック信号が供給される。こうして特定
のテストパターンが発生される。第４図に示す例では、
生成されるテストノ＜ターンの多項式は、Ｘ５＋Ｘ４＋
Ｘ２＋１ である。テストパターンは擬似乱数の形で発生されて回
路１２に印加される。
第４図に示すＬＦＳＲでは、さらに入力制御線には０が
供給され、フィートノくツク制御線には１が供給されて
いる。テストパターン生成モードもＴ１信号およびＴ２
信号の制御の下で動作する。
第５図について説明する。第５図は第４図に示すＬＦＳ
Ｒの発生するテストパターンで試験された回路について
のノ・ツシング機能を遂行する際のＬＦＳＲの内部接続
の様子を示す図である。このような接続はＶＬＳ　Ｉ回
路１１上にある配線を介してプログラムされる。ノ・ツ
シング機能を遂行する場合も、前段のセルのシフト出力
と後段のセルのシフト入力が順に接続される。ただし初
段のセルＳ　のシフト入力と最後段のセルＳ４のシフト
出力は分離される。さらに選択されたセルのフィードバ
ック入力線にセルＳ４のシフト出力からのフィードバッ
ク信号が供給される。
ハツシング機能が遂行される信号解析モードにおいては
、Ｔ１信号およびＴ２信号も再び印加される。信号解析
モードの際は入力制御線およびフィードバック制御線に
はいずれも１が供給される。
ＬＦＳＲｌ４の入力線（通常）には被試験回路１２の出
力が供給される。ハツシングの結果を出力するときはＬ
ＦＳＲｌ　４の構成は第６図の構成に戻って（すなわち
ＬＳＳＤ機能）、回路１２からＬＦＳＲｌ４の各セルに
供給されたデータがクロック信号の制御の下で最後段の
セルＳ４から逐次的に読み取られる。
試験でない通常のオペレーシヨンのトキハ、Ｔ　′１信
号、Ｔ２信号、入力制御信号、およびフィードバック制
御信号はＯである。したがってデータはＬＦＳＲを単に
通過するだけである。
以上水したようにＬＦＳＲを、第２図に示す一般的な構
成にしてＶＬＳ　Ｉ回路１１上の配線ピンでプログラム
可能にしておくことによって、４つの機能（通常のオペ
レーション、Ｌ　Ｓ　Ｓ　Ｄ機能、テストパターン発生
機能、およびハツシング機能）のいずれでも動作させる
ことができる。
第６図について説明する。第６図はＬＦＳＲの１つのセ
ルの構成を示す図である。各セルの構成は同一である。
セルはレジスタ２６を有する。レジスタ２６は１ビツト
レジスタであり、ＶＬＳｌｌｌの通常のデータ経路から
、またはゲート２７を介する試験経路から入力を受取る
。ゲート２７はＦＥＴであシ、Ｔ１信号で適宜クロック
されてレジスタ２３に試験信号を供給する。レジスタ２
３の出力側はゲート２８である。ゲート２８はＴ２信号
で適宜クロックされる。第６図ないし第５図で説明した
ように、Ｔ１信号とＴ２信号は時間的に重な９合うこと
のない互いに反転したクロック信号である。
Ｔ２信号の制御の下でゲート２８を介して伝播する信号
はインバータ６０で反転される。ゲート６２を用いて各
セルのシフト出力線に結果を伝播する。
第１のＬＰＳＲにデータを逐次的にロードし第２のＬＦ
ＳＲからデータを逐次的に読み取るというＬＳＳＤモー
ドでＬＳＳＤのシフト機能を遂行するために、テストパ
ターンはシフト入力線に逐次的に供給される。Ｔ１信号
およびＴ２信号を必要な数だけ繰返し印加することによ
って、テストパターンは全てのセルにロードされる。
第６図沈水す排他的ＮＯＲ回路１９および２０によって
テストパターン発生機能およびハツシング機能を遂行で
きる。各排他的ＮＯＲ回路は２つの交差接続ＦＥＴを含
む。排他的ＮＯＲ回路１９および２０は負荷回路として
電圧源Ｖｔｔに接続される負荷トランジスタ１９ａおよ
び２０ａをそれぞれ有する。第２の排他的ＮＯＲ回路２
０は第１の排他的ＮＯＲ回路１９からの出力と、レジス
タ２６に入力される通常の入力と、を受け取る。
入力制御ゲート２２は入力制御信号および入力制御信号
の制御の下で、通常の入力を排他的ＮＯＲ回路２０に伝
達できる。
第１の排他的ＮＯＲ回路１９はシフト入力信号およびフ
ィードバック信号を受け取る。フィードバック信号はゲ
ート２６で管理されインバータ２４で反転される。ゲー
ト２６はフィードバック入力に対して直列のＦＥＴとフ
ィードバック入力に対して並列のＦＥＴを含み、フィー
ドバック制御信号およびフィードバック制御信号で制御
される。
以上かられかるように、第１の排他的ＮＯＲ回路１９の
出力は、（フィードバック信号）■（シフト人力信号）
で表わされ、第２の排他的Ｎ　Ｏ’Ｒ回路２０の出力は
、（フィードバック信号）■（シフト入力信号つ■（入
力信号）で表わされる。
テストパターン発生機能を遂行するときは、入力制御信
号は０に保持され、フィードバック制御信号は１に保持
される。したがってＬＦＳＲは第４図に示すような構成
で定義される多項式に従った乱数を適切に発生する。
ハツシング機能を遂行するときは、入力制御信号は１に
保持されて被試験回路からのデータが入力制御ゲート２
２を介して入ってくる。フィードバック制御信号は１に
保持されて、フィートノくツク信号は排他的ＮＯＲ回路
１９に伝達される。
レジスタ２３の詳細を第７図に示す。レジスタ２３は直
列接続されたトランジスタ対４１および４２を含む。ト
ランジスタ対４１およびトランジスタ対４２は交差接続
され、これがラッチを構成する。交差接続線のうちの１
つはトランジスタ４６を含む。トランジスタ４６はラッ
チ機能の高速化を図るだめのものである。
ラッチのノードで５駆動されるトランジスタ４５および
４６は通常はゲート２８に送られる出力を供給する。
レジスタ２６はさらに入力ゲート４７を含む。
入力ゲート４７は通常入力制御信号の制御の下で、レジ
スタ２３への入力信号を、ゲート２７を介する試験信号
から通常の入力信号に切替えることができる。
ＬＦＳＲ（７）個々ノセルは、ＶＬＳ　Ｉ回路１．１　
（ｐ残りの回路と同様に、好適にはＮＭＯ８技術で実現
される。ＬＦＳＲに供給される代表的な電圧は標準値５
．ｏ土０．２５ボルトである。電圧源の供給する電圧は
ｖｔたは”ＤＤで示したが、フープ１ ルモードで動作するときに不要な電力を消費しないよう
にＶｔｔを０に評定できるようにしてもよい。
〔発明の効果〕
以上説明した本発明のＬＦＳＲは、集積回路にわずかな
ハードウェアとピンを加えるだけで、５３８０機能のみ
ならずテストパターン発生機能および・・ツンング機能
を遂行することができる。
【図面の簡単な説明】
第１図は本発明に従ったＬＦＳＲを利用できるＶＬＳＩ
回路のブロック図、第２図は一般的なＬＦＳＲの構成を
示すブロック図、第３図は５３８０機能を遂行する際の
ＬＦＳＲの内部接続の様子を示すブロック図、第４図は
テストパターン発生機能を遂行する際のＬＰＳＲの内部
接続の様子を示すブロック図、第５（８）はノ・ツシン
グ機能を遂行する際のＬＦＳＲの内部接続の様子を示す
ブロック図、第６図はＬＦＳＲを構成する各段の構成を
示す回路図、第７図は第６図で用いられる１ビツトのレ
ジスタの１構成例を示す回路図である。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション才４目 才５　日

Claims (1)

  1. 【特許請求の範囲】 集積回路を試験する線形帰環シフトレジスタであって、 該線形帰環シフトレジスタは多段構成され各々の段が、 前段からのシフト信号および前記線形帰環シフトレジス
    タのフィードバック信号を受け取る第１の排他的ＮＯＲ
    回路と、 該第１の排他的ＮＯＲ回路からの論理信号および通常の
    入力信号を受けとる第２の排他的ＮＯＲ回路と、 集積回路が通常に動作する間は該集積回路から信号を受
    け取り、集積回路を試験する間は前記第２の排他的ＮＯ
    Ｒ回路から信号を受け取るレジスタと、 該レジスタからの出力を受け取って後段の第１の排他的
    ＮＯＲ回路にシフト信号を供給ず８る反転回路と、 第１の試験期間中は前記第２の排他的ＮＯＲ回路を前記
    レジスタに接続し、第２の試験期間中は前記レジスタを
    前記反転回路に接続する手段と、を有することを％徽と
    する線形帰環シフトレジスタ。
JP59243555A 1983-12-30 1984-11-20 線形帰環シフトレジスタ Granted JPS60147660A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/567,217 US4680539A (en) 1983-12-30 1983-12-30 General linear shift register
US567217 1983-12-30

Publications (2)

Publication Number Publication Date
JPS60147660A true JPS60147660A (ja) 1985-08-03
JPH0481147B2 JPH0481147B2 (ja) 1992-12-22

Family

ID=24266230

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59243555A Granted JPS60147660A (ja) 1983-12-30 1984-11-20 線形帰環シフトレジスタ

Country Status (4)

Country Link
US (1) US4680539A (ja)
EP (1) EP0148403B1 (ja)
JP (1) JPS60147660A (ja)
DE (1) DE3484134D1 (ja)

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