JPS6013501B2 - 仮想計算機システムにおけるチヤネルアドレス制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は仮想計算機システム、特に仮想記憶機能を有す
る仮想計算機システムにおけるチャネルアドレス制御方
式に関する。

近年‘‘仮想計算機”という概念が考えられ、実用化の
試みがなされている。

仮想計算機の効用を要約すると次の２つに集約できる。
‘１｝ 計算機システムを使っている複数のユーザがあ
たかも自分が計算機システムを専有しているかのような
環境を、１台のハードウェアを使って実現できる。

‘２｝ アーキティクチャが若干異なる計算機システム
またはシステム構成が若干異なる計算機システムを仮想
的に作ることができる。

従って仮想計算機を使うことにより、異なる制御プログ
ラム〔オペレーティング・システム（０６）〕の下で走
るプログラムを同時に走らせることが可能であり、また
システム構成をより柔軟に変えることができる。

そしてシステムの動作状態の監視が可能となり、また計
算機に備えられているデバグ機能を各ユーザは使うこと
ができる。第１図に従来の一般的な計算機システムの概
念図を、第２図に仮想計算機システムの概念図を示す。
第１図、第２図において実計算機は計算機ハ−ドウエア
のことである。オペレーティング・システム（ＯＳ）は
複数のユーザ・プログラムがその下で走るために、計算
機リソース（中央処理装置、主記憶装置、チャネル、入
出力制御装置、入出力装置およびシステム・コンソール
等）を各プログラムが共用するように管理する。そして
オペレーティング・システムと実計算機との間にハード
ウェア・インタフェースという概念的なインタフェース
が設定されている。ユーザ・プログラムとオペレーティ
ング・システムとの間にはユーザプログラム／ＯＳイン
タフェースが設定されている。仮想計算機システムの場
合、システム・リソースを各プログラムが共有するよう
に、仮想計算機モニター（ＶＭＭ）と呼ばれるプログラ
ムが複数のオペレーティング・システムを管理する。

第２図において破線で囲まれた部分が従来の一般の計算
機システムに対応するものであり、仮想計算機（ＶＷ）
と呼ばれ、仮想計算機システムの下では複数の仮想計算
機を同時に走らせることができる。今日、計算機システ
ムを効率よく運用するためにマルチプログラミング技術
が使用されており、このマルチプログラミング技術によ
りシステム・リソースを各プログラムが共用可能となる
。

従来一般の計算機システムでは、これらのシステム・リ
ソースの管理はオペレーティング・システムが行ってお
り、通常“特権命令”と呼ばれるオペレーティング・シ
ステムのみが発出できる命令によって、これらのシステ
ム・リソースにアクセスすることができる。個々のユー
ザプログラムは“非特権モード”が割当てられ、ユーザ
プログラムが前述の“特権命令”を出すと“特権命令例
外”と呼ばれるプログラム割込みが検出される。

仮想計算機の場合、従来のオペレーティング・システム
は複数同時に走ることが可能であり、したがって従来オ
ベレ−ティング・システムが管理していたシステム・リ
ソースは仮想計算機モニターが管理する。

そして各ユーザのプログラムは使用しているオペレーテ
ィング・システムも含めてすべて‘‘非特権モード’’
が割当てられ、仮想計算機モニターのみが“特権モード
”で動作する。したがって各ュ−ザが使用しているオペ
レーティング・システムが“特権命令”を実行しようと
するとプログラム割込みが検出され仮想計算機モニター
に実行制御が渡り、仮想計算機モニターがこの“特権命
令”をシミュレーションする。仮想計算機の場合、前述
した通り、複数個のオペレーティング・システムが同時
に走るので、性能を考えた場合、実計算機の主記憶装置
のスべ−スが（通常のスペース）×（オペレーティング
・システムの数）だけ存在するのが望ましい。

そして、従来より主記憶装置のスペースを拡張する手段
として、仮想記憶システムが利用されてきた。この場合
、後述するように、仮想計算機モニタ一により主記憶の
管理が行われる。したがって仮想計算機モニターの役割
は概略次の通りである。○’各ユーザプログラム（オペ
レーティング・システムも含めて）がシステム・リソー
スを効率よく共用するように制御する。‘２｝ 各オペ
レーティング・システムから出された“特権命令”をシ
ミュレーションする。‘３｝ すべての割込（この中に
は１／０割込、外部割込および仮想記憶に付随する割込
等も含まれる）を受取って、それらの割込原因に応じた
処理をして、必要ならば各オペレーティング・システム
に割込を通知する。

仮想計算機モニターにおける主記憶の管理は以下のよう
に行われる。

第３図に仮想計算機モニターにおけるアドレス空間の概
念図、第４図にその具体例を示す。

この例は仮想計算機モニターの下で走るオペレーティン
グ・システムが仮想記憶システムを採用しているときの
場合である。第３図において、仮想アドレス、実アドレ
スはオペレーティング・システムが管理している仮想記
憶上でのアドレスであり、オペレーティング・システム
が管理しているアドレス変換用のテーブルを使用して動
的アドレス変換（ＤＡＴ）が実現される。従来の計算機
システム（仮想計算機でない場合）では、この実アドレ
スが主記憶装置アドレスと対応づけられるが、仮想計算
機モニターでは複数のオペレーティング・システムが同
時に存在するので、ホストマシン（実計算機と仮想計算
機モニターの組合せ）の実装主記憶のスペースが足りな
い。したがってオペレーティング・システムが管理して
いる実アドレスをホストマシンでは論理アドレスとみな
して、ホストマシンの主記憶スペースの管理を仮想計機
モニターが行っている。これを２重ページングと呼んで
いる。この２重ページングを行うと控上大変なオーバヘ
ッド‘こなるので、２つのＤＡ変換テ−ブルを合成した
テーブル（シャドウ・テーブルと呼ぶ）を仮想計算機モ
ニターが用意し高速化を図る例が発表されている。つま
り、オレーティング・システムが管理している論理アド
レスとホストマシンの主記憶アドレスとの直接・対応の
テーブルを仮想計算機モニターが管理しいる。前述の２
つのＤＡＴ変換テーブルのいずれか力変更されれば、そ
れをシャドウ・テーブルに反映させね‘まならないが、
この処理も仮想計算機モニターが行っている。

第４図の具体例について説明する。第４図はオペレーテ
ィング・システムが管理している論理ページアドレス１
６を仮想計算機モニターが管理しているホストマシンの
実ページアドレス１００に対応させる例である。第４図
においてＡはオベレーテイング・システムによつて作成
されたＤＡＴテーブルであり、論理ページアドレス１６
を実ページアドレス６に写像する。Ｃは仮想計算機モニ
ターによって作成されたＤＡＴテーブルであり、オペレ
ーティング・システムの実ページアドレス６をホストマ
シンの実ページ１００に写像する。Ｂはシャドウ・テー
ブルであり、論理ページアドレス１６をホストマシンの
実ページ１００に直援写像する。以上は各仮想計算機の
中央処理装置（ＣＰＵ）における主記憶の管理を述べた
が、チャネルに関しては以下のような処理が仮想計算機
モニターにより行われる。

仮想計算機のオペレーティング・システムが入出力装置
起動命令を出すと、この命令は特権命令であり、仮想計
算機モニターに割出される。伍乏想計算機側のオペレー
ティング・システムが入出力装置を起動するときのチャ
ネルプログラムはオペレーティング・システムが管理し
ている実アドレスで記述されている。したがって、仮想
計算機モニターはこのチャネルプログラムを仮想計算機
モニターが管理している主記憶上に作成し直し、データ
アドレス、コマンド制御語（ＣＣＷ）アドレス等をホス
トマシン上の実アドレスに変換し直す。従ってユーザプ
ログラムによるＣＣＷ修飾、即ちユーザプログラムがＣ
ＣＷの内容（データアドレスも含む）を逐次変更するよ
うなことは、アドレス変換処理が複雑になりすぎるため
サポートされない。仮想計算機は、本明細書冒頭に述べ
た如き利点を有するものであるが、同一プログラムを従
来通りの一般計算機のオペレーティング・システムの下
で走らせた場合と比較して、仮想計算機の下で走らせた
場合は仮想計算機特有のオーバヘッドのためにある程度
性能低下が生ずる。

そのオーバヘッドは直接的なものと間接的なものとに分
けることができ、概略以下の通りである。‘１’ 直接
的なオーバヘッド 主として仮想計算機モニターのソフトウェアが処理を行
っていく上で生ずるオーバヘツドであり以下のものがあ
る。

‘ａ｝ 特権命令のシミュレーションによるオーバヘツ
ド。

前述のように、各ュ−ザプログラムは使用しているオペ
レーティング・システムも含めて“非特権モード”が割
当てられているので、オペレーティング・システムが出
す特権命令はすべて仮想計算機モニターによってシミュ
レーションされる。

‘ｂー 各ユーザプログラムの切替えのためのオーバヘ
ツド。

‘ｃ｝ オペレーティング・システムの仮想記憶機能の
サポートのためのオーバヘッド。

これは前述のシャドウ・テーブルの管理のためのオーバ
ヘツドである。

（ｄ’チャネルプログラムの変換のためのオーバヘツド
。

オペレーティング・システムが入出力装置を起動すると
きのチャネルプログラムはホストマシンにとっては論理
アドレスで書かれてあるのでこれを仮想計算機モニ夕−
はポストマシンの実アドレスに変換する。

‘ｅー 割込みのサポートのためのオーバヘツド。仮想
計算機ではすべての割込みは仮想計算機モニタ−に割出
されるのでこの割込みを、必要ならばオペレーティング
・システムに反映する必要があり、仮想計算機モニター
がその処理を行う。

‘○ コンソール機能のサポ−ト。

デバッグ機能も含めてコンソール機能のサポートを仮想
計算機モニターが行う。

側 聞接的なオーバヘッド 現在のオベレ−ティング・システムはシステム・リソー
スの利用率を高くするため、リソースの割付けや管理の
方式に様々なアルゴリズムを組み込んでいるが、これら
を仮想計算機の下で走らせると逆効果を及ぼす場合があ
る。

本発明は仮想計算機における性能低下を押えるために前
記オーバヘツドのうち、上記‘ｃ｝“オペレーティング
・システムの仮想記憶機能のサポートのためのオーバヘ
ツド”および上記側“チャネルプログラムの変換のため
のオーバヘッド”を削減することを目的とするものであ
り、そのため本発明は、複数の制御プログラムと、該複
数の制御プログラムを管理する管理プログラムをそなえ
、該管理プログラムの制御のもとに上記複数の制御プロ
グラムを１つの計算機システム上で動作させるとともに
、複数の制御プログラムの各々に対してまたは複数の制
御プログラム群毎に共通に主記憶装置上の連続した領域
を専有的に割当て、じようき各々の制御プログラムまた
は複数の制御プログラム群毎に対し上記割当てられた領
域について連続アドレスでアクセスさせるようにした仮
想計算機システムにおいて上記各々の制御プログラムに
割当られた領域の主記憶装置上の先頭アドレスおよび最
終アドレスを保持する１つまたは複数個のレジスタと、
チャネルまたはサブチャネルに対して上記領域を識別す
るための情報を伝達する手段と、上記領域を識別するた
めの情報をチャネルまたはサブチャネルに保持する手段
と、上記領域を識別するための情報により選択されたレ
ジスタ内の領域先頭アドレスを主記憶アドレスに加算す
る手段と、上記加算された主記憶アドレスと上記選択さ
れたレジスタ内の領域最終アドレスとを比較する手段と
を有することを特徴とする。

本発明は各ユーザ毎にホストマシンの主記憶装置の連続
した実空間（この空間をリージョンと呼ぶ）を割当て、
２重ページングに関するオーバヘツドを完全になくすよ
うにしたものである。

本発明は容易に類推できるように、主記憶装置の内容の
一部のコピーを持つバッファメモリを有する実計算機を
用いた仮想計算機システムに対しても適用される。第５
図に本発明の概念図を示す。

第５図において、ベース（ＢＡＳＥ）レジスタ、リミッ
ト（ＬＩＭＩＴ）レジスタはリージョンの開始アドレス
、終了アドレスを絶対アドレスで保持しているレジスタ
であり、中央処理装置から主記憶装置にアクセスすると
き使用される。また、ＭＰＲＦＸは仮想計算機モニター
のプレフイクス領域を示すレジスタである。ＡＭＲはチ
ャネルに用意されたりージョンの開始アドレス、終了ア
ドレスを絶対アドレスで保持するレジスタであり、チャ
ネルから主記憶装置にアクセスするときに使用される。
各仮想計算機の中央処理装置のおけるアドレス修飾機構
は次の通りである。中央処理装置から王記憶装置ヘアク
セスするとき生成された絶対アドレスに対してＢＡＳＥ
レジスタの値を加算したアドレスで主記憶装置にアクセ
スする。これを“アドレスのゲ外まかせ”と呼ぶ。この
加算されたアドレスはＬＭＩＴレジスタの値と比較され
、前者が後者より大きいとアドレス例外のプログラム割
込みが発生する。第６図にアドレス変換の過程を、第７
図にアドレスゲタはかせの概念図を示す。第６図におい
て論理アドレスはＤＡＴ変換により実アドレスに変換さ
れ、次にプレフィクシングにより絶対アドレスに変換さ
れ、さらにアドレスゲタはかせによりシステム絶対アド
レスに変換される。尚プレフィクス領域とは、一般にオ
ペレーティング・システムの格納される領域、およびそ
のオベレーテイング・システムがハードウエアの制御の
ために使用する領域をいい、仮想記憶空間を切替えても
同一のアドレスに同一の実記憶領域が割当てられるよう
にされており、またそのようになるように実アドレスを
絶対アドレスに変換することをプレフィクシング処理と
いう。同様に仮想計算機システムにおいて、仮想計算機
モニターの使用する領域をプレフィクス領域といい、各
伍表想計算機用の実アドレスをシステム絶対アドレスに
変換することをプレフィクシング処理と呼ぶ。第７図に
おいて、ＢＡＳＥレジスタの値が絶対アドレスの上位ビ
ット部に加えられてシステム絶対アドレスとなり、ＬＩ
ＭＩＴレジスタから上限アドレスが作成され、システム
絶対アドレスと上限アドレスの比較が行われる。仮相計
算機モニターはある仮想計算機を動作させるとき、その
仮想計算機に割当てられた領域の先頭アドレスをＢＡＳ
Ｅレジスタに、また最終アドレスをＬＩＭＩＴレジスタ
にロードする。したがって、その仮想計算機が動作中に
はその仮想計算機に割当てられた領域以外の領域へのア
クセスはハードウェアによって禁止される。次にチャネ
ルにおけるアクセス修飾機構は次の通りである。

チャネルから主記憶装置にアクセスするときには、中央
処理装置と同様な“アドレスゲタはかせ”が行われる。
この“アドレスゲタはかせ”を採用することにより、従
来の仮想計算機ではサポートしていなかった“ユーザプ
ログラムによるＣＣＷ修飾”をサポートすることができ
る。チャネルアドレス修飾のために、ＡＭＲと呼ばれる
レジスタが複数個設けられており、レジスタの様式は中
央処理装置におけるＢＡＳＥレジスタおよびＬＩＭＩＴ
レジスタと同一であり、また“アドレスゲタはかせ”の
アドレス計算も中央処理装置の場合と同様である。

複数個のＡＭＲレジスタに対してリージョン識別子と呼
ばれる番号が与えられており、仮想計算機モニターは各
リージョンとそのリージョンの開始アドレスおよび終了
アドレスの対応関係を特殊な命令によって設定する。以
下に述べる実現方法によって、中央処理装置／チャネル
制御装置よりチャネルまたはサブチャネル（各チャネル
対応に設けられる記憶領域）にリージョン識別子が伝達
され、そのリージョン識別子はチャネルまたはサブチャ
ネルで保持される。そしてチャネルによりメモリアクセ
スはそのリージョン識別子によって示されるリージョン
番号に対応するＡＭＲレジスタの“アドレスゲタはかせ
”によるアドレス修飾を受ける。第８図にＡＭＲレジス
タの構造を示す。

チャネル／サプチヤネルにリージョン識別子を伝達する
方法は次の２つの方法が考えられる。

第一はチャネルコマンドにより伝達する方法である。Ｔ
ＶＭと呼ばれるチャネルコマンドが設けられ、このコマ
ンドはチャネルに対してリージョン識別子を指示する。
このコマンドがチャネルで実行されると、以降のチャネ
ルによるメモリアクセスはこのリージョン番号に対応す
るＡＭ旧レジスタの“アドレスゲタはかせ”によるアド
レス修飾を受ける。第９図にＴＶＭコマンドの様式を示
す。実際には仮想計算機のオペレーティング・システム
が入出力装置を起動する命令は次のように仮想計算機モ
ニタ‐で処理される。仮想計算機のオペレーティング・
システムが入出力装置を起動する命令を出すと、この命
令は特権命令であり仮想計算機モニターに割出される。
仮想計算機モニターはその仮想計算機に対応するりージ
ョン識別子を指定したＴＶＭコマンドをチャネルプログ
ラムの先頭につけて入出力装置を起動する命令を出し直
す。第１０図は、チャネルプログラムの実行の概念図で
ある。第１０図において、■は、仮想計算機＃２のオペ
レーティング・システムが付加したチャネルプログラム
であり、■はユーザプログラムが用意したチャネルプロ
グラム、■は仮想計算機モニターがリージョン識別子“
２”をチャネルに伝達するために用意したＴＶＭコマン
ドである。次のＣＣＷアドレスはリージョン＃２内の相
対アドレスで■を指示するようにされる。尚、従来の一
般の計算機においては周知のごとく入出力装置起動命令
が発行されると、チャネルはプレフィクス領域の固定番
地にあるＣＡＷ（コマンドアドレス語）を読出し、その
アドレスにあるＣＣＷを議出してそのコマンドを実効す
るようにされるが、本発明においては、入出力装置起動
命令は特権命令なので、仮想計算機モニターが自分のプ
レフィクス領域の固定番地にあるＣＡＷを論出し、その
内容で示されるアドレスにはＴＶＭコマンドが置かれる
ようにされる。第１３図に第１０図に示す方法によるチ
ャネル制御装置およびチャネルのブロック図を示す。

第１３図の動作は後で説明する。チャネル／サブチャネ
ルにリージョン識別子を伝達する第二の方法はｔリージ
ョン識別子保持レジスタを使用する方法である。

中央処理装置またはチャネル制御装置に、現在実行中の
仮想計算機のリージョン識別子を保持するレジスタが存
在し、入出力命令を中央処理装置が検出したとき「チャ
ネル制御装置は前記レジスタの内容をチャネル／サプチ
ャネルに伝達する。以降のチャネルによる主記憶装置ア
クセスは、このリージョン番号に対応するＡＭ旧レジス
夕の“アドレスゲタはかせ”によるアドレス修飾を受け
る。第１４図にこの方式におけるチャネル制御装置、チ
ャネルのブロック図を示す。第１４図の動作は後で説明
する。次に本発明の実施例を図面により説明する。

第１１図は仮想計算機システムとして動作する実計算機
ハ−ドゥェアの一実施例ブロック図である。図中、１は
主記憶装置、２は記憶制御ユニット（ＳＣＵ）、３は命
令ユニット（１）、４は実行ユニット｛Ｅ’、５はコン
ソール、６はチャネル制御ユニット（ＣＨＣ）、７は入
出力装置（１／０）である。本発明は、第１１図におい
て、主として記憶制御ユニット（ＳＣＵ）およびチャネ
ル制御ユニット（ＣＨＣ）に関係する。次に記憶制御ユ
ニット（ＳＣＵ）のブロック構成および命令ユニット（
１）の一部構成を第１２図に示す。

第１２図において、３は命令ュニット、１ ０はＴＢＬ
レジスタ、１ １ はＣＲＩレジスタ、１ ２はＣＨＲ
レジスタ、１３はＲＧＮ−ＩＤレジスタ、１４はベース
レジスタ、リミットレジスタ、１５はＡＭＲレジスタ、
１６は選択ゲート、１７はＤＡＴ加算器、１８はプレフ
ィクスレジスタ、１９はＴＲレジスタ、２川ま比較回路
、２１はプレフイクス回路、２２は比較回路、２３はＳ
ＴＯ一ｍレジスタ、２４はＬＡＲレジスタ、２ ５は選
択ゲート、２６はＴＬＢバッファ、２７，２８は比較回
路、２９はＴＷＲレジスタ、３０は選択ゲート、３１は
ＤＡＴＡレジスタ、３２は命令カウンタ、３３は命令バ
ッファ、３４はデコーダ、３５はＲＧＮ−ＩＤレジスタ
である。ＴＢＬレジスタ１ 川ま主記憶装置より議出し
たアドレス変換テーブルのデ−夕を保持するレジスタで
ある。

ＣＲＩレジスタ１１はアドレス変換テーブルのセグメン
ト長およびセグメントテ−ブル先頭アドレスを保持する
レジスタである。ＣＨＲレジスタ１２はチャネルからメ
モリアクセス要求があったとき、アドレスおよびデータ
を保持するレジスタである。ＲＧＮ−ＩＤレジスタ１
３はチャネルからメモリアクセス要求が生じたときチャ
ネルからアドレスとともに送られてくるリージョン識別
子を保持するレジスタである。ＡＭＲレジスタ亀５はチ
ャネルから送られてきたアドレスを修飾する情報を保持
するレジスタである。ＳＴＯ−ｍレジスタ２３は中央処
理装置に用意されているＳＴＯスタックのうち現在有効
なＳＴＯ番号（仮想記億空間の番号に相当）を保持する
レジスタである。ＳＴＯ−ＩＤ２３はＴＬＢ２６中に保
持されているＩＤと比較されて対応するＴＬＢェントリ
が該当するものであるかどうかチェックされる。ＬＡＲ
レジスタ２４は中央処理装置から主記憶装置内のオペラ
ンドや命令にアクセスするときの論理アドレスを保持す
るレジスタである。このレジスタはＴＬＢ２６の内容と
の比較およびＤＡＴテ−ブルのアクセス時に使用される
。ＴＬＢ２６は主記憶装置内のＤＡＴテーブルを索引す
ることなくアドレス変換を高速に行うためのバッファで
ある。ＴＬＢ２６は論理アドレスの一部の情報を使用し
て索引され、ＴＬＢ２６の１ェント川こは論理ページア
ドレスのうち索引に使用されなかったビット、論理ペー
ジアドレスに対応する物理ページアドレスおよびＴＬＢ
のェントリが登録されたとき有効であったＳＴＯ−ＩＤ
の値等が格納されている。通常、ＬＡＲレジスタ２４内
の論理アドレスはＴＬＢ２６を索引して物理アドレスに
変換される。ＴＷＲレジスタ２９はＴＬＢ２６をリード
／ライトするとき使用されるレジスタである。第１２図
の動作は以下の通りである。

プログラム内で指定されたページ内相対アドレスをもと
にして実効的な論理アドレスがハードウェアにより求め
られてＬＡＲレジスタ２４にセットされる。この論理ア
ドレスはセグメント番号、ページ番号、ページ内相対ア
ドレスに分けて考えることができる。そしてセグメント
番号の一部およびページ番号が選択ゲート２５を通して
ＴＬＢ２６に与えられ、対応するＴＬＢェントリを読出
す。そしてＴＬＢ２６から読出された論理アドレス部と
ＬＡＲレジスタ内のＴＬＢ索引に使用されなかったセグ
メント番号の一部とが比較回路２７により比較される。
同時にＳＴＯ一ｍレジスタ２３の内容とＴＬＢェントリ
中のＩＤ部とが比較回路２８により比較される。そして
比較回路２７および２８が共に一致出力を発するときＴ
ＬＢによるアドレス変換は成功し、ＴＬＢェントリ中の
物理アドレス部とＬＡＲレジスタ２４内のページ内相対
アドレスとが選択ゲート３０により結合されて、主記憶
装置をアクセスするための物理アクセスとなる。この求
められた物理アドレスにより主記憶装置がアクセスされ
動作が進行する。一方、比較回路２７および２８の少な
くとも一方が一致出力を発しないときＴＬＢによるアク
セス変換は失敗する。このときは、主記憶装置に格納さ
れているアドレス変換テーブル（セグメントテーブル、
ページテーブル）を議出して物理アドレスを作成するこ
とになる。まず、ＣＲＩレジスタ１１に保持されている
セグメントテーブル先頭アドレスとＬＡＲレジスタ２４
内に保持されているセグメント番号をＤＡＴ加算器１
７で加算し、加算結果をＴＲレジスタ１９に一時保持す
る。そしてＴＲレジスタ１９の内容について、ブレフイ
クスレジスタ１８、比較回路２０、プレフイクス回路２
１により、周知のプレフイクス処理を行う。その後、プ
レフィクス処理されたＴＲレジスタ１９の内容とＢＡＳ
Ｅレジスタ１４の内容とをＤＡＴ加算器１７で加算し、
加算結果を再びＴＲレジスタ１９に保持する。そしてこ
のＴＲレジス夕１９の内容とＬＭＩＴレジスタ１４の内
容を比較回路２２で比較する。もしＴＲレジスタ１９の
内容がＬＩＭＩＴレジスタ１４の内容より大きければア
ドレス例外が発生し、アドレス変換は中止される。一方
、正常な場合はＴＲレジスタ１９の内容はＬＩＭＩＴレ
ジスタ１４の内容より小さく、処理は続行される。いま
ＴＲレジスタ１ ９はＣＲＩレジスタ１１中のセグメン
トテーブル先頭アドレスとＬＡＲレジスタ２４中のセグ
メント番号とＢＡＳＥレジスタ１４の値とを加算した値
を保持しており、これを選択ゲート３０を経由して主記
憶装置に送り、主記憶装置内のセグメントテーブル中か
らセグメントテーブルェントリを読出し、ＴＢＬレジス
タ１０に保持する。そしてＴＢＬレジスタ１ ０中に謙
出されたセグメントテーブルェントリ中の一部のビット
がページテーブルの先頭アドレスとなっているので、こ
れとＬＡＲレジスタ２４中のページ番号とをＤＡＴ加算
器１７で加算し、加算結果をＴＲレジスタ１９に一時保
持する。そしてＴＲレジスタ１９の内容について前記と
同機なプレフイクス処理を行い、ブレフイクス処理され
たＴＲレジスタの内容とＢＡＳＥレジスタ１ ４の内容
をＤＡＴ加算器１７で加算し、加算結果を再びＴＲレジ
スタ１９に保持する。そしてこのＴＲレジスター９の内
容とＬＩ肌Ｔレジスタ１４の内容を比較回路２２で比較
し、前記と同様にアドレス例外の有無を判定する。アド
レス例外が発生しなければ処理を続行する。いまＴＲレ
ジスタ１９はＴＢＬレジスタ１０中のページテーブル先
頭アドレスとＯＬＡＲレジスタ２４中のページ番号と、
ＢＡＳＥレジスタ１４の値を加算した値を保持しており
、これを選択ゲート３０を介して主記憶装置に送り、主
記憶装置内のページテーブル中からページテーブルェン
トリを議出し、ＴＢＬレジスタ１０に保持夕する。そし
てＴＢＬレジスタ中に謙出されたページテーブルェント
リ中の一部ビットが実ページアドレスの上位ビットに対
応するものであるから、これについて前述と同様にブレ
フィクス処理、ＢＡＳＥレジスタ１４の内容の加算、Ｌ
ＩＭＩＴレジスひ夕との比較処理を行う。アドレス例外
が発生しなければＴＲレジスタ１９はＴＢＬレジスタ中
のページテーブルェントリの一部ビットとＢＡＳＥレジ
スタ１４の値を加算した値を保持しており、この値を選
択ゲート３０へ送り、ＬＡＲレジスタ２４内のページ内
相対アドレスと結合することにより主記憶装置に物理ア
ドレスが求められる。この対応関係がＴＬＢに登録され
、これによりアドレス変換は終了する。次に前記リージ
ョン識別子を伝達する第一の方法におけるチャネル制御
ユニット及びチャネルの動作を第１３図により説明する
。

第１３において、４０１まチャネル制御ユニット、４１
はブロック・マルチプレクサ・チヤネル、４２はバイト
・マルチプレクサ・チャネル、５０は主記憶装置から送
られてきたデータおよび主記憶装置へ送るデータを保持
するレジスタ、５１は中央処理装置の命令ユニットから
送られてきたコマンドおよびアドレスを保持するレジス
タ、５２はコマンドを解読するデコーダ、５３は同じく
命令ユニットから送られてきたフラグ情報、カウント情
報、リ−ジョン識別子を保持するレジスタ、５４はチャ
ネルから送られてくるリージョン識別子を保持するレジ
スタ、５５はチャネルから送られてくるアドレスを保持
するレジスタ、５６はチャネル選択および記憶制御ユニ
ット（ＳＣＵ）への要求を制御する制御部、６０はチャ
ネル制御ユニットから送られてくるリージョン識別子を
保持するレジスタ、６１はチャネル制御ユニットから送
られてくるアドレスを保持するレジスタ及び転送バイト
数を計数するバイトカウンタ、６２は入出力装置から送
られてくる入出力データを複数バイト保持するレジスタ
「 ６３は入出力装置へ送る入出力データを複数バイト
保持するレジスタ、６４は入出力装置との間の各種タグ
情報線を制御するタグ制御部、７川まチャネル制御ユニ
ットから送られてくるリージョン識別子を保持するレジ
スタ、７１はチャネル制御ユニットから送られてくるア
ドレスを保持するレジスタ及び転送バイト数を計数する
バイトカウンタ、７２は入出力装置から送られてくる入
出力を１バイト保持するレジスタ、７３は入出力装置へ
送る出力データを１バイト保持するレジスタ、７４は入
出力装置との間の各種タグ情報線を制御するタグ制御部
である。第１３図のチャネル制御部４０、ブロックマル
チプレクサチヤネル４１、バイトマルチプレクサチャネ
ル４２の構成において、リージョン講捉Ｕ子に関する部
分以外は従来の構成と同一であるので詳細な説明は省略
する。

以下リージョン識別子に関する部分について説明する。
前述の第９図に示すようにＴＶＭコマンドにはリージョ
ン識別子が付加されており、チャネルがＴＶＭコマンド
を実行するために、主記憶装置のコマンド制御語（ＣＣ
Ｗ）が中央処理装置の命令ユニットを経由してチャネル
制御装置４０‘こ送られてくると、チャネル制御装置４
０ではＴＶＭコマンドをレジスタ５１のコマンド保持部
にセットするとともに、リージョン識別子をレジスタ５
３内のりージョン識別子保持部にセットする。そしてデ
コーダ５２でＴＶＭコマンドであることを識別すると、
レジスタ５３に保持されているリージョン識別子をチャ
ネルに送りチャネル内のレジスタ６０（または７０）に
セットする。以後、チャネルは主記憶装置にアクセスす
るためにアドレス情報をチャネル制御ユニット４０を介
して記憶制御ユニット（ＳＣＵ）へ送出する時、同時に
リージョン識別子を付加してアドレス情報を送出する。

チャネル内のレジス夕６０（または７０）に保持されて
いるリ−ジョン識別子はチャネル制御ユニット４０内の
レジスタ５４を経由して記憶制御ユニット（ＳＣＵ）へ
送出される。記憶制御ユニット（ＳＣＵ）においては、
送られてきたりージョン識別子を第１２図に示すレジス
ター３にセットする。一方、チャネルからのアドレス情
報は記憶制御ユニット（ＳＣＵ）においては第１２図に
示すレジスタ１２にセットされる。そしてチャネルから
主記憶装置へのアクセスに際しては第１２図に示すＡＭ
旧レジスタ１５の内容によりアドレス変換が行われる。
第１２図のレジスタ１３に保持されているリージョン識
別子は複数のＡＭ凪レジスタのうちの１つを選択ゲート
１６により選択する。次にレジスター２に保持されてい
るアドレスと選択されたＡＭＲレジスタのＢＡＳＥアド
レスとがＤＡＴ加算器１７により加算され、ＴＲレジス
ター ９の内容と、選択されたＡＭ旧レジスタのＬＩＭ
ＩＴレジスタとが比較回路２２により比較され、ＴＲレ
ジスタ１９の内容がＬＩＭＩＴアドレスより小さければ
ＴＲレジスタ１９の内容は選択ゲート３０を経由して主
記憶装置へ送られ、アクセスが行われる。一方、比較回
路２２による比較の結果、ＴＲレジスター９の内容がＬ
ＩＭＩＴアドレスより大きいときはアドレス例外が発生
し、主記憶装置へのアクセスは行われない。次に、前記
リージョン識別子を伝達する第二の方法におけるチャネ
ル制御ユニット及びチャネルの動作を第１４図により説
明する。

第１４図において、５３′は命令ユニットから送られて
きたフラグ情報、カウント情報を保持するレジスタであ
り、他の第１３図と同一番号のものは同一物を表わす。

第１３図の方式と異なる点は、リージョン識別子が中央
処理装置の命令ユニット（１）から送られてくる点であ
る。第１２図に示す命令ユニット３内のレジスタ３５に
リージョン識別子が保持されており、命令カウンタ３２
の内容により主記憶装置にアクセスし主記憶装置から議
出した命令を記憶制御ユニット内のＤＡＴＡレジスタ３
１を経由して命令バッファ３３にセットし、デコーダ３
４により命令コードを解読した結果、該命令がチャネル
に対してデータ転送を指令する命令であるときは、レジ
スタ３５内のりージョン識別子をチャネル制御装置４０
を介してチャネル内のＲＧＮ一ｍレジスタ６０（または
７０）にセットする。

以後のチャネルから主記憶装置へのアクセスは第１３図
の場合と同様であるので説明を省略する。第１３図、第
１４図の方法によれば、リージョン識別子およびＡＭＲ
レジスタにより“アドレスゲタはかせ”が行われるので
各チャネルはプログラム上のアドレス０から始まる指定
された連続領域を自由にアクセスすることができる。以
上述べたように、本発明によれば主記憶装置上のアクセ
ス可能領域を指定する手段を設け、中央処理装置または
チャネルが主記憶装置をアクセスするとき自動的に単に
“アドレスゲタはかせ”によるアドレス変換を行うよう
にしたので、複数のオペレーティング・システムが動作
する仮想計算機システム構成において、仮想記憶機能を
サポートするためのオーバヘツドを低減することができ
る。

また“ユーザプログラムによるＣＣＷ修飾”も実アドレ
スからシステム絶対アドレスへの変換が単なる“アドレ
スゲ外まかせ”で済むので容易にサポートすることがで
きる。

【図面の簡単な説明】

第１図は一般的な計算機システムの概念図、第２図は仮
想計算機システムの概念図、第３図は仮想計算機におけ
るアドレス空間の概念図、第４図は仮想計算機における
アドレス空間の具体例、第５図は本発明の概念図、第６
図はアドレス変換の過程を示す図、第７図はアドレスゲ
タはかせの概念図、第８図はＡＭＲレジスタの構造を示
す図、第９図はＴＶＭコマンドの様式を示す図、第１０
図はチャネルプログラム実効の概念図、第１１図は実計
算機ハードウェアの一実施例ブロック図、第１２図は記
憶制御ユニット（ＳＣＵ）のブロック構成図、第１３図
はチャネル制御ユニットおよびチャネルの一実施例図構
成図、第１４図はチャネル制御ユニットおよびチャネル
の他の実施例ブロック構成図である。 秦 ′ ２９ 幻う８ 功で凶 鱗〆囚 多／／宵 多タ四 幼７８ あく８ 界８四 沫夕四 多必囚 あ ／Ｊ 野 界 ／４ 四

Claims (1)

1. 【特許請求の範囲】 １ 複数の制御プログラムと、該複数の制御プログラム
   を管理する管理プログラムをそなえ、該管理プログラム
   の制御のもとに上記複数の制御プログラムを１つの計算
   機システム上で動作させるとともに、複数の制御プログ
   ラムの各々に対してまたは複数の制御プログラム群毎に
   共通に主記憶装置上の連続した領域を専有的に割当て、
   上記各々の制御プログラムまたは複数の制御プログラム
   群毎に対し上記割当てられた領域について連続アドレス
   でアクセスさせるようにした仮想計算機システムにおい
   て、上記各々の制御プログラムに割当てられた領域の主
   記憶装置上の先頭アドレスおよび最終アドレスを保持す
   る１つまたは複数個のレジスタと、チヤネルまたはサブ
   チヤネルに対して上記領域を識別するための情報を伝達
   する手段と、上記領域を識別するための情報をチヤネル
   またはサブチヤネルに保持する手段と、上記領域を識別
   するための情報により選択されたレジスタ内の領域先頭
   アドレスを主記憶アドレスに加算する手段と、上記加算
   された主記憶アドレスと上記選択されたレジスタ内の領
   域最終アドレスとを比較する手段とを有することを特徴
   とする仮想計算機システムにおけるチヤネルアドレス制
   御方式。 ２ チヤネルに対してデータ転送を指令する命令を解読
   する手段、領域を識別する情報を保持している手段から
   チヤネルまたはサブチヤネルに領域を識別する情報を伝
   達する手段、および領域を識別する情報を保持する手段
   を有し、チヤネルに対してデータ転送を指令する命令を
   解読したとき、領域を識別する情報を保持している手段
   からチヤネルまたはサブチヤネルに領域を識別する情報
   を伝達することを特徴とする特許請求の範囲第１項記載
   の仮想計算機システムにおけるチヤネルアドレス制御方
   式。 ３ 領域を識別する情報を含むチヤネルコマンドをチヤ
   ネルまたはサブチヤネルに伝達する手段、および領域を
   識別する情報を含むチヤネルコマンドを解読し領域を識
   別する情報を伝達し保持する手段を有することを特徴と
   する特許請求の範囲第１項記載の仮想計算機システムに
   おけるチヤネルアドレス制御方式。 ４ 各々の制御プログラムに割当てられた領域の主記憶
   上の先頭アドレスおよび最終アドレスを保持する１つま
   たは複数個からなる１組のレジスタ、領域を識別する情
   報より選択されたレジスタ内の領域先頭アドレスを上記
   主記憶アドレスに加算する手段、および上記加算された
   値と上記選択されたレジスタ内の領域最終アドレスとを
   比較する手段の３つの手段のうち１つ以上の手段を複数
   のチヤネルまたはサブチヤネルで共通的に使用すること
   を特徴とする特許請求の範囲第１項記載の仮想計算機シ
   ステムにおけるチヤネルアドレス制御方式。 ５ バツフア機構による主記憶装置アクセス手段を有す
   ることを特徴とする特許請求の範囲第１項、第２項、第
   ３項または第４項記載の仮想計算機システムにおけるチ
   ヤネルアドレス制御方式。