JPS60130140A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60130140A JPS60130140A JP58238656A JP23865683A JPS60130140A JP S60130140 A JPS60130140 A JP S60130140A JP 58238656 A JP58238656 A JP 58238656A JP 23865683 A JP23865683 A JP 23865683A JP S60130140 A JPS60130140 A JP S60130140A
- Authority
- JP
- Japan
- Prior art keywords
- dart
- mos
- series
- conductivity type
- mos fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000000034 method Methods 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 2
- 210000000436 anus Anatomy 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 6
- 230000003068 static effect Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 2
- 102220622722 G protein-coupled receptor kinase 5_Q41L_mutation Human genes 0.000 description 1
- 235000009508 confectionery Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、相補形絶縁ダート形電界効果トランジスタ
（以下ＣＭＯ８ＦＥＴと称す）によって構成されたセル
を配列してマスタースライス方式により形成される半導
体集積回路装置に関するもので、特にその基本セルの構
造に係る。
（以下ＣＭＯ８ＦＥＴと称す）によって構成されたセル
を配列してマスタースライス方式により形成される半導
体集積回路装置に関するもので、特にその基本セルの構
造に係る。
従来、ＣＭＯ８ＦＥＴによるマスタースライス方式の基
本セルは、例えば第１図あるいは第２図に示すように構
成されている。なお、ここでマスタースライス方式とは
、所定の規則に従って複数個の基本セルを配列形成した
半導体基板を用いて、基本セルの小集合で構成された基
本＋１１能論理回路（以下マクロセルと称す）に電極配
線ノ！ターンを選択的に形成することによシ種々の論理
全実現し、所望の半導体集積回路装置を完成するもので
ある。第１図において、ＱｌｌＱ、はＰチャネル形のＭ
ＯＳ ＦＥＴで、これらＭＯＳ ＦＥＴ Ｑｌ 、Ｑｚ
は互いに対向配置され、これらＦｇＴは直列接続され、
ダート電極はそれぞれ開放状態に設定される。また、Ｑ
ｓ 、Ｑ４はＮチャネル形のＭＯＳ ＦＥＴで、これら
ＭＯＳ ＦＥＴＱ３ 、Ｑ４は互いに対向配置され、こ
れらＦＥＴは直列接続され、ダート電極はそれぞれ開放
状態に設定されて基本セルが構成される。そして、上記
基本セルがマトリックス状に配設され、これら基本セル
を構成するＭＯＳ ’ＦＥＴ間に選択的に配線が施され
て所望の論理回路が形成される。
本セルは、例えば第１図あるいは第２図に示すように構
成されている。なお、ここでマスタースライス方式とは
、所定の規則に従って複数個の基本セルを配列形成した
半導体基板を用いて、基本セルの小集合で構成された基
本＋１１能論理回路（以下マクロセルと称す）に電極配
線ノ！ターンを選択的に形成することによシ種々の論理
全実現し、所望の半導体集積回路装置を完成するもので
ある。第１図において、ＱｌｌＱ、はＰチャネル形のＭ
ＯＳ ＦＥＴで、これらＭＯＳ ＦＥＴ Ｑｌ 、Ｑｚ
は互いに対向配置され、これらＦｇＴは直列接続され、
ダート電極はそれぞれ開放状態に設定される。また、Ｑ
ｓ 、Ｑ４はＮチャネル形のＭＯＳ ＦＥＴで、これら
ＭＯＳ ＦＥＴＱ３ 、Ｑ４は互いに対向配置され、こ
れらＦＥＴは直列接続され、ダート電極はそれぞれ開放
状態に設定されて基本セルが構成される。そして、上記
基本セルがマトリックス状に配設され、これら基本セル
を構成するＭＯＳ ’ＦＥＴ間に選択的に配線が施され
て所望の論理回路が形成される。
第２図は、基本セルの他の構成例を示している。すなわ
ち、直列接続されたＰチャネル形のＭＯＳ ＦＥＴ Ｑ
ｓ ｒ Ｑ ａ ＋ Ｑ ｙ と、直列接続されたＮ
チャネル形ＭＯ８ＦＥＴ Ｑ Ｂ ＋ Ｑ ＊ 、ＱＩ
Ｏとが互いに対向配置され、Ｐチャネル形ＭＯ８ＦＥＴ
Ｑ ５ 。
ち、直列接続されたＰチャネル形のＭＯＳ ＦＥＴ Ｑ
ｓ ｒ Ｑ ａ ＋ Ｑ ｙ と、直列接続されたＮ
チャネル形ＭＯ８ＦＥＴ Ｑ Ｂ ＋ Ｑ ＊ 、ＱＩ
Ｏとが互いに対向配置され、Ｐチャネル形ＭＯ８ＦＥＴ
Ｑ ５ 。
Ｑ６．Ｑ７のｙ−）電極とＮチャネル形のＭＯＳ ＦＥ
Ｔ Ｑｓ ＋ Ｑ ｅ ｒ Ｑｌｏのダート電極とがそ
れぞれ共通接続されて基本セ／Ｌ／が構成される。
Ｔ Ｑｓ ＋ Ｑ ｅ ｒ Ｑｌｏのダート電極とがそ
れぞれ共通接続されて基本セ／Ｌ／が構成される。
そして、前記第１図の場合と同様に、上記基本セルがマ
トリックス状に配設され、これら基本セルを構成するＭ
ＯＳ ＦＥＴ間に選択的に配線が施されて論理回路が形
成される。
トリックス状に配設され、これら基本セルを構成するＭ
ＯＳ ＦＥＴ間に選択的に配線が施されて論理回路が形
成される。
第３図は、前記第２図に示した基本セルを用いて構成し
た排他的論理和ダートを示している。
た排他的論理和ダートを示している。
排他的論理和ダートは、第４図（ａ）に示す論理記号で
表わされ、この論理全第４図（ｂ）に示すような論理ｒ
−）の組合わせで実現している。なお、Ａ、Ｂは入力信
号、２は出力信号である。第３図において、１１１．１
１２は基本セルで、これら基本セル１１．．１１２ｆ構
成するＰチャネル形のＭＯＳ ＦＩＴ Ｑｌｌ ＋ Ｑ
ｌ２ ｈ Ｑ＋ｓおよびＱ２□。
表わされ、この論理全第４図（ｂ）に示すような論理ｒ
−）の組合わせで実現している。なお、Ａ、Ｂは入力信
号、２は出力信号である。第３図において、１１１．１
１２は基本セルで、これら基本セル１１．．１１２ｆ構
成するＰチャネル形のＭＯＳ ＦＩＴ Ｑｌｌ ＋ Ｑ
ｌ２ ｈ Ｑ＋ｓおよびＱ２□。
Ｑ２２ 、 Ｑｌｌが直列接続されるとともに、Ｎチャ
ネル形のＭＯＳ ＦＩＴ Ｑｌ４ 、Ｑｌｓ ＋ Ｑｌ
ａおよびＱｚ４゜Ｑ２８．Ｑ２ｇが直列接続され、Ｐチ
ャネル形ＭＯ８ＦＥＴとＮチャネル形ＭＯ８ＦＥＴとが
対向配置される。そして、上記ＭＯ８ＦＥＴ Ｑｎ〜Ｑ
ｌ１１およびＱ２１−Ｑ２６に選択的な配線が施される
。なお、第３図に示した模式パターンにおいて、白丸で
示したのは最終的な電極配線を接続させ得るコンタクト
部であシ、黒丸で示したのは簗４図（ｂ）に示した回路
を構成する時に必要とするコンタクト部である。
ネル形のＭＯＳ ＦＩＴ Ｑｌ４ 、Ｑｌｓ ＋ Ｑｌ
ａおよびＱｚ４゜Ｑ２８．Ｑ２ｇが直列接続され、Ｐチ
ャネル形ＭＯ８ＦＥＴとＮチャネル形ＭＯ８ＦＥＴとが
対向配置される。そして、上記ＭＯ８ＦＥＴ Ｑｎ〜Ｑ
ｌ１１およびＱ２１−Ｑ２６に選択的な配線が施される
。なお、第３図に示した模式パターンにおいて、白丸で
示したのは最終的な電極配線を接続させ得るコンタクト
部であシ、黒丸で示したのは簗４図（ｂ）に示した回路
を構成する時に必要とするコンタクト部である。
ところで、マスタースライス方式を用いて論理回路を構
成する場合、従来の基本セルは各ダート入力に対するＭ
ＯＳ ＦＥＴ ｉ同一の寸法で設計している。これは、
各種の論理回路を自由に構成できる基本エレメントとす
るため、各菓子を標準化して容易に自動配線装置（ＣＡ
Ｄ ）等によシ自動配線できるようにするためである。
成する場合、従来の基本セルは各ダート入力に対するＭ
ＯＳ ＦＥＴ ｉ同一の寸法で設計している。これは、
各種の論理回路を自由に構成できる基本エレメントとす
るため、各菓子を標準化して容易に自動配線装置（ＣＡ
Ｄ ）等によシ自動配線できるようにするためである。
この場合、配線による負荷、多入力負荷等が予めわかっ
ていないため、ドライブ能力の充分大きい（相互コンダ
クタンスｇｍの大きい）トランジスタを基本セルとする
ため、加工基準から見て最小寸法トランジスタよシもか
なシ大きめの基本トランジスタを用いて基本セルが構成
される。
ていないため、ドライブ能力の充分大きい（相互コンダ
クタンスｇｍの大きい）トランジスタを基本セルとする
ため、加工基準から見て最小寸法トランジスタよシもか
なシ大きめの基本トランジスタを用いて基本セルが構成
される。
このように、基本セルを余裕のあるトランジスタによっ
て構成するため、集積密度が低い欠点がある。またＮチ
ャネル形のＭＯＳ ＦＥＴとＰチャネル形のＭＯＳ Ｆ
ＥＴとの間に各種の’ｒｎ比を用意するためには、多数
の基本セルを使うことが必要とな夛、使用トランジスタ
の％性が制限される欠点がある。
て構成するため、集積密度が低い欠点がある。またＮチ
ャネル形のＭＯＳ ＦＥＴとＰチャネル形のＭＯＳ Ｆ
ＥＴとの間に各種の’ｒｎ比を用意するためには、多数
の基本セルを使うことが必要とな夛、使用トランジスタ
の％性が制限される欠点がある。
このようなマスタースライス方式を採用した回路設計に
おいては、上記基本セルを複数個組み合わせて、例えば
排他論理回路、フリツプフロツプ等の基本機能回路（マ
クミセル）が予め形成されており、このマクロセル群が
ＣＡＤによる自動配線によって接続される。上記のよう
にマクロセル化される基本機能回路は、ファンアウト、
配線長等の負荷が既知でかつ最小であるため、小寸法の
トランジスタの使用が可能である。しかし、マクロセル
相互の配線はＣＡＤ ｉ用いた自動配線であシ、負荷は
未知数であるため大寸法のトランジスタとならざるを得
なかった。
おいては、上記基本セルを複数個組み合わせて、例えば
排他論理回路、フリツプフロツプ等の基本機能回路（マ
クミセル）が予め形成されており、このマクロセル群が
ＣＡＤによる自動配線によって接続される。上記のよう
にマクロセル化される基本機能回路は、ファンアウト、
配線長等の負荷が既知でかつ最小であるため、小寸法の
トランジスタの使用が可能である。しかし、マクロセル
相互の配線はＣＡＤ ｉ用いた自動配線であシ、負荷は
未知数であるため大寸法のトランジスタとならざるを得
なかった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、マスタースライス方式によ多
形成される半導体集積回路＝−”！置において、集積密
度の向上を図れ、かつＭＯＳ ＰＥＴの相互コンダクタ
ンス（ｇｍ）の比全自由に設定できるすぐれた半導体集
積回路装置全提供することである。
その目的とするところは、マスタースライス方式によ多
形成される半導体集積回路＝−”！置において、集積密
度の向上を図れ、かつＭＯＳ ＰＥＴの相互コンダクタ
ンス（ｇｍ）の比全自由に設定できるすぐれた半導体集
積回路装置全提供することである。
すなわち、この発明においては、前記第１図。
第２図に示した基本セルを構成するＮチャネル形ＭＯ８
ＦＥＴおよびＰチャネル形ＭＯ８ＦＥＴそれぞれを複数
に分割設定し、これら分割設定したＭＯＳ ＦＥＴのダ
ート電極全共通接続することによ、ｊｌ） 、ＭＯＳ
ＦＥＴの寸法および段数全選択的に選定できるように構
成したものである。
ＦＥＴおよびＰチャネル形ＭＯ８ＦＥＴそれぞれを複数
に分割設定し、これら分割設定したＭＯＳ ＦＥＴのダ
ート電極全共通接続することによ、ｊｌ） 、ＭＯＳ
ＦＥＴの寸法および段数全選択的に選定できるように構
成したものである。
以下、この発明の一実施例について図面を診照して説明
する。第５図および第６図はそれぞれ基本セルの構造を
示している。第５図においては、Ｐチャネル形のＭＯＳ
ＦＥＴ Ｑｌａ 、 Ｑｚａが互いに対向配置され、
且つ互いに直列接続される。
する。第５図および第６図はそれぞれ基本セルの構造を
示している。第５図においては、Ｐチャネル形のＭＯＳ
ＦＥＴ Ｑｌａ 、 Ｑｚａが互いに対向配置され、
且つ互いに直列接続される。
またＰチャネル形のＭＯＳ ＦＥＴ Ｑｔｂ 、 Ｑｚ
ｂが互いに対向配置され且つ互いに直列接続される。そ
゛してまたそのＭＯＳ ＦｇＴ Ｑｘａ 、ＱｚａとＱ
ｔｂ ｈ Ｑｚｂとは互いに対向配設される。Ｎチャネ
ル形のＭＯＳ ＦＥＴ Ｑａａ 、Ｑ＜ａが互いに対向
配置され且つ互いに直列接続される。また、Ｎチャネル
形のＭＯＳ ＦＢＴ Ｑａｂ 、Ｑ４ｂが互いに対向配
置され且つ互いに直列接続される。そしてまたこれらＭ
ＯＳ ＦＥＴ Ｑｓ１Ｌ＋ Ｑ４ｍおよびＱａｂ ＊
Ｑｎｂは互いに対向配設される。また、上記Ｐチャネル
ＭＯ３ＦＥＴとＮチャネルＭＯ８ＦＥＴとは互いに対向
配設される。そして、上記ＭＯ８ＦＥＴ Ｑｌａ 、Ｑ
ｌｂ−Ｑ３ＢおよびＱａｂのｒ−１−電極が共通接続さ
れ、ＭＯＳ ＦＥＴ Ｑ ２ ａとＱｚｂｚ Ｑ４ａと
Ｑ４ｂのダート電極がそれぞれ共通接続されてなる。
ｂが互いに対向配置され且つ互いに直列接続される。そ
゛してまたそのＭＯＳ ＦｇＴ Ｑｘａ 、ＱｚａとＱ
ｔｂ ｈ Ｑｚｂとは互いに対向配設される。Ｎチャネ
ル形のＭＯＳ ＦＥＴ Ｑａａ 、Ｑ＜ａが互いに対向
配置され且つ互いに直列接続される。また、Ｎチャネル
形のＭＯＳ ＦＢＴ Ｑａｂ 、Ｑ４ｂが互いに対向配
置され且つ互いに直列接続される。そしてまたこれらＭ
ＯＳ ＦＥＴ Ｑｓ１Ｌ＋ Ｑ４ｍおよびＱａｂ ＊
Ｑｎｂは互いに対向配設される。また、上記Ｐチャネル
ＭＯ３ＦＥＴとＮチャネルＭＯ８ＦＥＴとは互いに対向
配設される。そして、上記ＭＯ８ＦＥＴ Ｑｌａ 、Ｑ
ｌｂ−Ｑ３ＢおよびＱａｂのｒ−１−電極が共通接続さ
れ、ＭＯＳ ＦＥＴ Ｑ ２ ａとＱｚｂｚ Ｑ４ａと
Ｑ４ｂのダート電極がそれぞれ共通接続されてなる。
上記のような構成において、ＭＯＳ ＦＥＴ、Ｑｌａと
Ｑｔｂ ） ＱｚａとＱｚｂ ％ ＱｓａとＱａｂおよ
びＱ４１ＬとＱｎｂはそれぞれ対をなしており、これら
のＭＯＳ ＦＥＴのパターン面積は、前記第１図におけ
る各ＭＯ８ＦＥＴの１／２に設定される。そして、上記
ダート電極が共通接続された一対のＭＯＳ ＦＩＣＴを
、２個同時に使用することにより前記第１図の場合と同
じドライブ能力が得られる。一方、大きなドライブ能力
を必要としない場合は、個々のＭＯＳ ＦＥＴを別々に
使用する。
Ｑｔｂ ） ＱｚａとＱｚｂ ％ ＱｓａとＱａｂおよ
びＱ４１ＬとＱｎｂはそれぞれ対をなしており、これら
のＭＯＳ ＦＥＴのパターン面積は、前記第１図におけ
る各ＭＯ８ＦＥＴの１／２に設定される。そして、上記
ダート電極が共通接続された一対のＭＯＳ ＦＩＣＴを
、２個同時に使用することにより前記第１図の場合と同
じドライブ能力が得られる。一方、大きなドライブ能力
を必要としない場合は、個々のＭＯＳ ＦＥＴを別々に
使用する。
従って、このような構成ンこよれば、小寸法のＭＯＳ
ＦＦ！Ｔ ’に使用してドライブ能力の大きなセルが得
られる。ま４た集積密度の向上も図れる。
ＦＦ！Ｔ ’に使用してドライブ能力の大きなセルが得
られる。ま４た集積密度の向上も図れる。
第６図は、この発明の他の実施例を示すもので、直列接
続されたＰチャネル形のＭＯＳ ＦＥＴＱ、褪＋ Ｑａ
ａ ｒ Ｑ７＆、と直列接続されたＰチャネル形のＭＯ
Ｓ ＦＫＴ Ｑｓｂ 、 Ｑａｂ 、ｑ７ｂとが互いに
対向配置され、これらＭＯＳ ＦＥＴ ＱｓａとＱｓｂ
＋ Ｑ６ａとＱｅｂｌ ＱｙａとＱｙｂのダート電極
がそれぞれ共通接代される。また、直列接続されたＮチ
ャネル形のＭＯＳ ＦＥＴ Ｑｓ４ ｒ Ｑ９Ｂ ＃
Ｑｔｏａ、と直列接続されたＮチャネル形のＭＯＳ Ｆ
ＥＴ Ｑｇｂ、Ｑｓｂ 、 Ｑｘｏｂとが互いに対向配
置され、これらＭＯＳ ＦＥＴ ＱｇａとＱｓｂ ｌ
ＱｓａとＱｅｂｌ ＱｔｏａとＱｔｏｂのダート＊極が
それぞれ共通接続される。上記Ｐチャネル形のＭＯＳ
ＦＥＴとＮチャネル形のＭＯＳ ＦＥＴとは互いに対向
配設される。そして、上記ＭＯ３ＦＥＴ Ｑａａ＝Ｑａ
ｂの共通ダートとＭＯＳ ＦＥＴ Ｑｅａ 、Ｑｓｂ
Ｏ共Ｊ１ダートとが接続されるとともに、ＭＯＳ ＦＩ
Ｔ ＣｈａｒＱｙｂの共通ダートとＭＯＳ ＦＥＴ Ｑ
ｌ（Ｈａ Ｑｘｏｂ Ｏ共通ダートが接続されて成る。
続されたＰチャネル形のＭＯＳ ＦＥＴＱ、褪＋ Ｑａ
ａ ｒ Ｑ７＆、と直列接続されたＰチャネル形のＭＯ
Ｓ ＦＫＴ Ｑｓｂ 、 Ｑａｂ 、ｑ７ｂとが互いに
対向配置され、これらＭＯＳ ＦＥＴ ＱｓａとＱｓｂ
＋ Ｑ６ａとＱｅｂｌ ＱｙａとＱｙｂのダート電極
がそれぞれ共通接代される。また、直列接続されたＮチ
ャネル形のＭＯＳ ＦＥＴ Ｑｓ４ ｒ Ｑ９Ｂ ＃
Ｑｔｏａ、と直列接続されたＮチャネル形のＭＯＳ Ｆ
ＥＴ Ｑｇｂ、Ｑｓｂ 、 Ｑｘｏｂとが互いに対向配
置され、これらＭＯＳ ＦＥＴ ＱｇａとＱｓｂ ｌ
ＱｓａとＱｅｂｌ ＱｔｏａとＱｔｏｂのダート＊極が
それぞれ共通接続される。上記Ｐチャネル形のＭＯＳ
ＦＥＴとＮチャネル形のＭＯＳ ＦＥＴとは互いに対向
配設される。そして、上記ＭＯ３ＦＥＴ Ｑａａ＝Ｑａ
ｂの共通ダートとＭＯＳ ＦＥＴ Ｑｅａ 、Ｑｓｂ
Ｏ共Ｊ１ダートとが接続されるとともに、ＭＯＳ ＦＩ
Ｔ ＣｈａｒＱｙｂの共通ダートとＭＯＳ ＦＥＴ Ｑ
ｌ（Ｈａ Ｑｘｏｂ Ｏ共通ダートが接続されて成る。
なお、ＭＯＳ ＦＥＴ ＱｓａとＱ５ｂ、ＱＩＩｌＬと
Ｑａｂ Ｉ ＱｙＢとＱｙｌ） ｒ Ｑｌｌと。ｇｂ＋
ＱｅａとＱ９ｂｓおよびＱｔｏａとＱｘｏｂはそれぞれ
対をなしておシ、これらＭＯＳ ＦＥＴのノやターン面
積は前記第２図の各ＭＯ８ＦＥＴの１／２に設定する。
Ｑａｂ Ｉ ＱｙＢとＱｙｌ） ｒ Ｑｌｌと。ｇｂ＋
ＱｅａとＱ９ｂｓおよびＱｔｏａとＱｘｏｂはそれぞれ
対をなしておシ、これらＭＯＳ ＦＥＴのノやターン面
積は前記第２図の各ＭＯ８ＦＥＴの１／２に設定する。
このような構成においても上記実施例と同様に選択的な
配線を行なうことにょシ、ドライブ能力が大きく、かつ
集積密度の高い半導体集積回路装置が得られる。
配線を行なうことにょシ、ドライブ能力が大きく、かつ
集積密度の高い半導体集積回路装置が得られる。
第７図は、上記第６図の基本セルを用いて前記第４図（
ｂ）の排他的論理和ダートヲ形成したものである。白丸
は最終的な電極配線を接続させるコンタクト部であシ、
黒丸は回路を構成する゛ために必要とするコンタクト部
を示している。
ｂ）の排他的論理和ダートヲ形成したものである。白丸
は最終的な電極配線を接続させるコンタクト部であシ、
黒丸は回路を構成する゛ために必要とするコンタクト部
を示している。
図示するように、１個の基本セルによって排他的論理和
ダートヲ構成できる。従って、前記第２図の回路を用い
た場合に比べて１／２のセル数で排他的論理和を実現で
きることになシ、素子の有効利用も図れる。また、最終
的な電極配線を接続させるコンタクト部ＡおよびＢが前
記第３図では４個必要であったのに対し、これを２個に
低減でき、ＣＡＤを用いた自動配線数を低減して作業能
率を向上できる。
ダートヲ構成できる。従って、前記第２図の回路を用い
た場合に比べて１／２のセル数で排他的論理和を実現で
きることになシ、素子の有効利用も図れる。また、最終
的な電極配線を接続させるコンタクト部ＡおよびＢが前
記第３図では４個必要であったのに対し、これを２個に
低減でき、ＣＡＤを用いた自動配線数を低減して作業能
率を向上できる。
第８図は、クロックドＣＭＯＳ （Ｃ２ＭＯ８）ダート
ｔ−ｉいたスタティックシフトレジスタの論理回路図２
示しておシ、第９図はこの回路を前記第５図の基本セル
を用いて形成した回路を示している。なお、Ｄはデータ
、Ｑ、Ｑは出力信号、φ、φはクロック信号である。図
示するように４個の基本セルによってスタティックシフ
トレジスタを実現しておシ、出力段のトランジスタは２
個のトランジスタを並列接続して相互コンダクタンス１
７ヲ大きく設定している。従って、ＣＡＺ）による自動
配線において、配線容量等が増加しても充分にマージン
を補償できる。また、他の回路部分はＭＯＳ ＦＥＴ
７１ｉ−個々に使用しているため、高集積化も実現して
いる。
ｔ−ｉいたスタティックシフトレジスタの論理回路図２
示しておシ、第９図はこの回路を前記第５図の基本セル
を用いて形成した回路を示している。なお、Ｄはデータ
、Ｑ、Ｑは出力信号、φ、φはクロック信号である。図
示するように４個の基本セルによってスタティックシフ
トレジスタを実現しておシ、出力段のトランジスタは２
個のトランジスタを並列接続して相互コンダクタンス１
７ヲ大きく設定している。従って、ＣＡＺ）による自動
配線において、配線容量等が増加しても充分にマージン
を補償できる。また、他の回路部分はＭＯＳ ＦＥＴ
７１ｉ−個々に使用しているため、高集積化も実現して
いる。
なお、この発明は上記実施例に限定されるものではなく
、要旨を逸脱しない範囲で種々変形して実施できるのは
もちろんでアシ、例えば１つの回路に上記第５図および
第６図の基本セルを混合して用いても良い。また、前記
第１図あるいは第２図に示した基本セルと前記篇５図あ
るいは第６図の基本セルを混在させても良いのはもちろ
んである。
、要旨を逸脱しない範囲で種々変形して実施できるのは
もちろんでアシ、例えば１つの回路に上記第５図および
第６図の基本セルを混合して用いても良い。また、前記
第１図あるいは第２図に示した基本セルと前記篇５図あ
るいは第６図の基本セルを混在させても良いのはもちろ
んである。
以上説明したようにこの発明によれば、マスタースライ
ス方式によシ形成される半導体集積回路装置において、
集積密度の向上全図れ、かつＭＯＳ ＰＥＴの相互コン
ダクタンス（（７ｍ： ）の比を自由に設定できるすぐ
れた半導体集積回路装置が得られる。
ス方式によシ形成される半導体集積回路装置において、
集積密度の向上全図れ、かつＭＯＳ ＰＥＴの相互コン
ダクタンス（（７ｍ： ）の比を自由に設定できるすぐ
れた半導体集積回路装置が得られる。
第１図および第２図はそれぞれマスタースライス方式を
用いた従来の半導体集積回路装置における基本セルを説
明するための回路図、第３図は上記第２図の基本セルを
用いて構成した排、−梱的論理和ｒ−卜を示す図、第４
図は排他的論理和ｙ−卜のシンゲル図、第５図はこの発
明の一実施例に係る半導体集積回路装置における基本セ
ルを説明するための回路図、第６図はこの発明の他の実
施例を説明するだめの回路図、第７図は上記第６図の基
本セルを用いて構成した排他的論理和ダートを示す回路
図、第８図はりａ、クドＣＭＯＳダートヲ用いたスタテ
ィックシフトレジスタを示す論理回路図、第９図は上記
第８図のスタティックシフトレジスタｋ 前記第５図の
基本セルを用いて形成した構成例を示す回路図である。 Ｑｌｌ、〜Ｑｔｏａ 、Ｑｘｌ） ＝ Ｑｔｏｂ ・・
・絶縁ダート形電界効果トランジスタ（ＭＯＳ ＰＥＴ
）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図
用いた従来の半導体集積回路装置における基本セルを説
明するための回路図、第３図は上記第２図の基本セルを
用いて構成した排、−梱的論理和ｒ−卜を示す図、第４
図は排他的論理和ｙ−卜のシンゲル図、第５図はこの発
明の一実施例に係る半導体集積回路装置における基本セ
ルを説明するための回路図、第６図はこの発明の他の実
施例を説明するだめの回路図、第７図は上記第６図の基
本セルを用いて構成した排他的論理和ダートを示す回路
図、第８図はりａ、クドＣＭＯＳダートヲ用いたスタテ
ィックシフトレジスタを示す論理回路図、第９図は上記
第８図のスタティックシフトレジスタｋ 前記第５図の
基本セルを用いて形成した構成例を示す回路図である。 Ｑｌｌ、〜Ｑｔｏａ 、Ｑｘｌ） ＝ Ｑｔｏｂ ・・
・絶縁ダート形電界効果トランジスタ（ＭＯＳ ＰＥＴ
）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図
Claims (3)
- （１）相補形絶＃ダート形電界効果トランジスタによっ
て構成された基本セルを縦横に配列しマスタースライス
方式により形成される半導体集積回路装置において、上
記基本セルは、上記絶縁ダート形電界効果トランジスタ
（Ｍｏｓ ＦＥＴ）全それぞれ複数に分割し且つ同一導
電形のダート電極同志が共通接続されたＭＯＳ ＦＥＴ
を単位セルとして構成されることを特徴とする半導体集
積回路装置。 - （２） 前記基本セルは、互いに直列接続される小１導
電形の第１．舅２ ＭＯＳ ＦＥＴと、互いに直列接続
され且つ上記第１．第２Ｍ０８ＦＥＴＫダート電極がそ
れぞれ共通接続される第１導電形の第３ 、 ｔ＠４
ＭＯＳ ＦＥＴと、上記第１．第３肛Ｆ班のダート共通
接続点にダート電極が接続される第２導電形の第５ Ｍ
ＯＳ ＦＥＴと、この第５ＭＯ８ＦＥＴに直列接続され
る第２導電形の第６ ＭＯＳ ＦＥＴと、互いに直列接
続され且つ上記第５ 、 第６ＭＯ８ＦＥＴにダート電
極がそれぞれ共通接続される第２導電形の第７．第８
ＭＯＳ ＦＥＴとから成ることを特徴とする特許−請求
の範囲第１項記載の半導体集積回路装置。 - （３）上記基本セルは、互いに直列接続される第１．第
２．第３の第１導電形ＭＯ８ＦＥＴと、互いに直列接続
され且つ上記第１．第２．第３ＭＯ８ＦＥＴにダート電
極がそれぞれ共通接続される第゛４．第５．第６の第１
導電形ＭＯ８ＦＥＴと、互いに直列接続される第７．第
８．第９の第２導電、形ＭＯ８ＦＥ、Ｔと、互いに直列
接続され且つ上記第７．第８．第９ ＭＯＳ ＦＥＴ
Ｋダート電極がそれぞれ共通接続される第１０．第１１
．第１２の第２導電形ＭＯ８ＦＥＴとを具備し、上記第
２゜第５ ＭＯＳ ＦＥＴのダート共通接続点には上記
第８゜第１１ ＭＯＳ ＦＥＴの？−）共通接続点が接
続され、上記第３ 、 第６ ＭＯＳ ＦＥＴのダート
共通接続点には上記第９．第１２ ＭＯＳ ＦＥＴのダ
ート共通接続点が接続され１成ることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238656A JPS60130140A (ja) | 1983-12-17 | 1983-12-17 | 半導体集積回路装置 |
| US06/681,634 US4644187A (en) | 1983-12-17 | 1984-12-14 | Gate array basic cell |
| DE8484115654T DE3478978D1 (en) | 1983-12-17 | 1984-12-17 | C-mos basic cells arrangement |
| EP84115654A EP0150423B1 (en) | 1983-12-17 | 1984-12-17 | C-mos basic cells arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238656A JPS60130140A (ja) | 1983-12-17 | 1983-12-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60130140A true JPS60130140A (ja) | 1985-07-11 |
Family
ID=17033367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238656A Pending JPS60130140A (ja) | 1983-12-17 | 1983-12-17 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4644187A (ja) |
| EP (1) | EP0150423B1 (ja) |
| JP (1) | JPS60130140A (ja) |
| DE (1) | DE3478978D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994021373A1 (en) | 1993-03-25 | 1994-09-29 | Mitsui Mining Co., Ltd. | Nitrogen oxide decomposing catalyst and denitration method using the same |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695570B2 (ja) * | 1985-02-07 | 1994-11-24 | 三菱電機株式会社 | 半導体集積回路装置 |
| US4745307A (en) * | 1985-09-06 | 1988-05-17 | Nec Corporation | Semiconductor integrated circuit with a programmable logic array |
| US4745305A (en) * | 1985-09-23 | 1988-05-17 | Ncr Corporation | Common cell I/O interface circuit |
| US4922441A (en) * | 1987-01-19 | 1990-05-01 | Ricoh Company, Ltd. | Gate array device having a memory cell/interconnection region |
| US5157618A (en) * | 1988-03-10 | 1992-10-20 | Cirrus Logic, Inc. | Programmable tiles |
| JP2954223B2 (ja) * | 1988-11-08 | 1999-09-27 | 富士通株式会社 | 半導体装置の製造方法 |
| NL8902629A (nl) * | 1989-10-24 | 1991-05-16 | Philips Nv | Geintegreerde cmos-schakeling. |
| US5250823A (en) * | 1989-10-24 | 1993-10-05 | U.S. Philips Corp. | Integrated CMOS gate-array circuit |
| US5313119A (en) * | 1991-03-18 | 1994-05-17 | Crosspoint Solutions, Inc. | Field programmable gate array |
| JPH05243532A (ja) * | 1991-11-01 | 1993-09-21 | Texas Instr Inc <Ti> | 複数のｐチャンネルトランジスタを有するゲートアレイ基本セル |
| JPH0677426A (ja) * | 1992-08-26 | 1994-03-18 | Sunao Shibata | 半導体集積回路 |
| JPH07297705A (ja) * | 1994-04-27 | 1995-11-10 | Mitsubishi Electric Corp | 出力バッファ回路 |
| US5629636A (en) * | 1994-10-19 | 1997-05-13 | Crosspoint Solutions, Inc. | Ram-logic tile for field programmable gate arrays |
| US5465055A (en) * | 1994-10-19 | 1995-11-07 | Crosspoint Solutions, Inc. | RAM-logic tile for field programmable gate arrays |
| JPH1056162A (ja) * | 1996-05-24 | 1998-02-24 | Toshiba Corp | 半導体集積回路およびその設計方法 |
| US6480032B1 (en) * | 1999-03-04 | 2002-11-12 | Intel Corporation | Gate array architecture |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4260419A (en) * | 1978-08-04 | 1981-04-07 | Coors Container Company | Aluminum alloy composition for the manufacture of container components from scrap aluminum |
| JPS5545948A (en) * | 1978-09-29 | 1980-03-31 | Hitachi Ltd | Garage |
| JPS57148363A (en) * | 1981-03-11 | 1982-09-13 | Toshiba Corp | Gate array |
| JPS5851536A (ja) * | 1981-09-24 | 1983-03-26 | Ricoh Co Ltd | マスタスライスチツプ |
| JPS58127347A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | 半導体装置 |
| US4513307A (en) * | 1982-05-05 | 1985-04-23 | Rockwell International Corporation | CMOS/SOS transistor gate array apparatus |
| JPS59181028A (ja) * | 1983-03-30 | 1984-10-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPS6080251A (ja) * | 1983-10-08 | 1985-05-08 | Fujitsu Ltd | ゲ−トアレイ大規模集積回路装置 |
-
1983
- 1983-12-17 JP JP58238656A patent/JPS60130140A/ja active Pending
-
1984
- 1984-12-14 US US06/681,634 patent/US4644187A/en not_active Expired - Lifetime
- 1984-12-17 EP EP84115654A patent/EP0150423B1/en not_active Expired
- 1984-12-17 DE DE8484115654T patent/DE3478978D1/de not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994021373A1 (en) | 1993-03-25 | 1994-09-29 | Mitsui Mining Co., Ltd. | Nitrogen oxide decomposing catalyst and denitration method using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0150423A3 (en) | 1986-12-17 |
| DE3478978D1 (en) | 1989-08-17 |
| EP0150423A2 (en) | 1985-08-07 |
| US4644187A (en) | 1987-02-17 |
| EP0150423B1 (en) | 1989-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60130140A (ja) | 半導体集積回路装置 | |
| US20210297068A1 (en) | Flip-flop with delineated layout for reduced footprint | |
| DE69131399T2 (de) | Basiszelle für bicmos-gatterfeld | |
| US4651190A (en) | Semiconductor integrated circuit | |
| US4591993A (en) | Methodology for making logic circuits | |
| JPS6014321A (ja) | 多段シフト装置 | |
| JPH0247862B2 (ja) | ||
| US6194914B1 (en) | Semiconductor integrated circuit capable of realizing logic functions | |
| US6924671B2 (en) | General-purpose logic module and cell using the same | |
| US6066866A (en) | Semiconductor device with alternating general-purpose functional regions and specific functional regions | |
| US5663669A (en) | Circuitry and method for latching information | |
| US3980897A (en) | Logic gating system and method | |
| JPH0578190B2 (ja) | ||
| EP0092176B1 (en) | Basic cell for integrated-circuit gate arrays | |
| DE68925526T2 (de) | Logische Schaltung für einen vollstatischen CMOS-Kaskoden-Spannungsschalter | |
| US5422581A (en) | Gate array cell with predefined connection patterns | |
| JP3216409B2 (ja) | 半導体集積回路装置 | |
| JPH0253949B2 (ja) | ||
| JPH0316261A (ja) | 半導体装置 | |
| JPH05191239A (ja) | マルチプレクサ回路 | |
| JPS61212118A (ja) | 一致検出回路 | |
| JPS63237543A (ja) | 半導体集積回路装置 | |
| JPH08340048A (ja) | 半導体装置 | |
| JPH11265998A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH0690664B2 (ja) | バレルシフタ回路 |