JPS6011952A - 誤り訂正機構付半導体メモリ装置 - Google Patents
誤り訂正機構付半導体メモリ装置Info
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- JPS6011952A JPS6011952A JP58119691A JP11969183A JPS6011952A JP S6011952 A JPS6011952 A JP S6011952A JP 58119691 A JP58119691 A JP 58119691A JP 11969183 A JP11969183 A JP 11969183A JP S6011952 A JPS6011952 A JP S6011952A
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- 238000012937 correction Methods 0.000 claims abstract description 27
- 208000011580 syndromic disease Diseases 0.000 claims abstract description 18
- 238000007689 inspection Methods 0.000 description 8
- 238000012360 testing method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、誤り訂正機構を検査するための、検査用デ
ータの引きまわしをシフト・レジスタを用いて簡略化で
きるようにした誤り訂正機構付半導体メモリ装置に関す
る。
ータの引きまわしをシフト・レジスタを用いて簡略化で
きるようにした誤り訂正機構付半導体メモリ装置に関す
る。
従来、この種の装置としては、第１図に示すものが知ら
九でいる。この第１図において、］’ＯＯＬ誤り訂正機
構付半導体メモ！ｊ ｆ’＝ Ｉｔ （ｔｉｌｌであｐ
、２００はコントローラ側である。誤シ訂正機構伺半導
体メモリ装置側１ｏｏにおいて、１は情報を記憶するメ
モリ部、２は誤ジ言Ｊ止符号を付カＩＪするシンドロー
ム・ジェネレータ、３はメモリ部よシ読与出した情報の
謬ｐ検出と誤りが検出さｎた場合の訂正をするチェッカ
争コレクタ部、４はデータセレクタである。
九でいる。この第１図において、］’ＯＯＬ誤り訂正機
構付半導体メモ！ｊ ｆ’＝ Ｉｔ （ｔｉｌｌであｐ
、２００はコントローラ側である。誤シ訂正機構伺半導
体メモリ装置側１ｏｏにおいて、１は情報を記憶するメ
モリ部、２は誤ジ言Ｊ止符号を付カＩＪするシンドロー
ム・ジェネレータ、３はメモリ部よシ読与出した情報の
謬ｐ検出と誤りが検出さｎた場合の訂正をするチェッカ
争コレクタ部、４はデータセレクタである。
誤シ訂正機構付半導体メモリ装置１会の検査はメモリ部
が正常が否かの検査と誤り訂正機構が正常に機能するか
の検査と２種類の検査を行うことが必要であり、従来の
場合は、まずシンドローム・ジェネレータ２とチェッカ
・コレクタ３ｆ：経由しないでメモリ部１に書込み・読
出しが可能となるようにデータ・セレクタ４ａ、４ｂ、
４ｅを切り換えてメモリ部１のみを検査する。このとき
、誤り訂正符号ビットも同時に検査用ストア・データノ
ｅス／フェッチ・データノ（スを用いて検査する。
が正常が否かの検査と誤り訂正機構が正常に機能するか
の検査と２種類の検査を行うことが必要であり、従来の
場合は、まずシンドローム・ジェネレータ２とチェッカ
・コレクタ３ｆ：経由しないでメモリ部１に書込み・読
出しが可能となるようにデータ・セレクタ４ａ、４ｂ、
４ｅを切り換えてメモリ部１のみを検査する。このとき
、誤り訂正符号ビットも同時に検査用ストア・データノ
ｅス／フェッチ・データノ（スを用いて検査する。
次に、メモリ部１以後を経由せずに、シンドローム・ジ
ェネレータ２の出力を検査用フェッチ・データとして出
力できるようにデータ・セレクタ４ｂを切り換えてシン
ドローム中ジェネレータ２を検査する。
ェネレータ２の出力を検査用フェッチ・データとして出
力できるようにデータ・セレクタ４ｂを切り換えてシン
ドローム中ジェネレータ２を検査する。
矢に、メモリ部１以前を経由せずにチェッカ・ジェネレ
ータ３へ検査用のデータを与えられるようにデータ・セ
レクタ４ｃ、４ｄ、４ｅを切シ換えて、チェッカ・コレ
クタ３を検査し、最後にシンドローム・ジェネレータ２
、メモリ部１、チェッカ・コレクタ３をそれぞれ経由す
るようにデータ・セレクタ４ ａ 、４ｃ、４ｄ、４
ｅを切り換えて、全体的な検査を実施していた。
ータ３へ検査用のデータを与えられるようにデータ・セ
レクタ４ｃ、４ｄ、４ｅを切シ換えて、チェッカ・コレ
クタ３を検査し、最後にシンドローム・ジェネレータ２
、メモリ部１、チェッカ・コレクタ３をそれぞれ経由す
るようにデータ・セレクタ４ ａ 、４ｃ、４ｄ、４
ｅを切り換えて、全体的な検査を実施していた。
従来の誤り訂正機構付半導体メモリ装置は以上のように
構成さｆしているので、各部ごとの検査を行うために、
検査用データを引きまわすためのデータ・パス系が複雑
になるという欠点があった。
構成さｆしているので、各部ごとの検査を行うために、
検査用データを引きまわすためのデータ・パス系が複雑
になるという欠点があった。
この発明は、上記従来の欠点を改善するためになされた
もので、データ・セレクタでデータのパス系を構成する
代ジに、ユニバーサル・シフト・レジスタを用いて、そ
の機能を利用して検査用データを引きまわすためのデー
タ・パス系を簡略にできる誤シ訂正機構付半導体メモリ
装置を提供することを目的としている。
もので、データ・セレクタでデータのパス系を構成する
代ジに、ユニバーサル・シフト・レジスタを用いて、そ
の機能を利用して検査用データを引きまわすためのデー
タ・パス系を簡略にできる誤シ訂正機構付半導体メモリ
装置を提供することを目的としている。
以下、この発明の誤シ訂正機構付半導体メモリ装置の実
施例を図について説明する。第２図６、その一実施例の
構成を示すブロック図である。この第２図において、第
１図と同一部分には同一符号を付して述べることにする
。
施例を図について説明する。第２図６、その一実施例の
構成を示すブロック図である。この第２図において、第
１図と同一部分には同一符号を付して述べることにする
。
この第２図において、情報を記憶するメモリ部１、誤シ
訂正符号を付加するシンドローム・ジェネレータ２、メ
モリ部よｐ読み出した情報の誤シ検出と誤りが検出され
た場合には読み出した情報を訂正するチェッカ・コレク
タ部３は第１図の場合と同様である。
訂正符号を付加するシンドローム・ジェネレータ２、メ
モリ部よｐ読み出した情報の誤シ検出と誤りが検出され
た場合には読み出した情報を訂正するチェッカ・コレク
タ部３は第１図の場合と同様である。
また、コントローラ１ｉｌｌ ２００からのストアーデ
ータとシンドローム中ジェネレータ２の出力ハコーニバ
ーザル・シフト・レジスタ５に転送するようＫｅってお
り、このユニバーザル・シフト−レジスタ５ Ｖ（はス
トア・データのレジスタを兼ねるものである。
ータとシンドローム中ジェネレータ２の出力ハコーニバ
ーザル・シフト・レジスタ５に転送するようＫｅってお
り、このユニバーザル・シフト−レジスタ５ Ｖ（はス
トア・データのレジスタを兼ねるものである。
また、コントローラ側２００からのストア書データをパ
ラレルΦシリアル・シフト・レジスタ７に転送して、そ
こで、ストア・データをシリアル・データに変換するよ
うになっており、このパラレル・シリアル・シフトレジ
スタ７の出力は上記ユニバーザル、シフト、レジスタ５
およびユニバーザル・レジスタ６に転送するようにして
いる。
ラレルΦシリアル・シフト・レジスタ７に転送して、そ
こで、ストア・データをシリアル・データに変換するよ
うになっており、このパラレル・シリアル・シフトレジ
スタ７の出力は上記ユニバーザル、シフト、レジスタ５
およびユニバーザル・レジスタ６に転送するようにして
いる。
ユニバーザル・シフト・レジスタ５の出力はメモリ部１
に転送するようにしているとともに、データセレクタ４
ｇを通してシリアル・パラレル・シフト・レジスタ８に
も転送するようになっている。
に転送するようにしているとともに、データセレクタ４
ｇを通してシリアル・パラレル・シフト・レジスタ８に
も転送するようになっている。
メモリ部１の出力はユニバーザル・シフト−レジスタ６
に出力するようにしている。このユニバーサル・シフト
・レジスタ６はフェッチ・データのレジスタを兼ねるも
のである。このユニバーザル・シフト−レジスタ６の出
力はチェッカ・コレクタ部３に転送するように構成さｔ
ｌ、このチェッカ拳コレクタ部３の出力はデータセレク
タ４ｆ’を介してコントローラ（Ｆｌ、１１２００に転
送するようになっている。
に出力するようにしている。このユニバーサル・シフト
・レジスタ６はフェッチ・データのレジスタを兼ねるも
のである。このユニバーザル・シフト−レジスタ６の出
力はチェッカ・コレクタ部３に転送するように構成さｔ
ｌ、このチェッカ拳コレクタ部３の出力はデータセレク
タ４ｆ’を介してコントローラ（Ｆｌ、１１２００に転
送するようになっている。
上記シリアル・パラレル・シフト・レジスタ８はフェッ
チ・データをパラレル・データに変換して、データセレ
クタ４ｆを介してコ／）・ローラ仙２００にフェッチ−
データを転送するものである１、次に、以上のように構
成さｔＬｆｃこの発明の誤り訂正機構付半導体メモリ装
置の動作について説明する。検査はメモリ部１を検査す
ること〃）ら行うが、この場合のデータの流才Ｌ ＆；
ｉ、コントローラ１１１１２００からストア・データが
課シＨ」正機構（；Ｊメモク装置側に与えら７１．ると
、パラレル・シリアル・シフト拳レジスタ７によってス
トア・データをパラレル・データからシリアル・データ
にＫ ４’Ａし、ユニバーサル争シフトーレジスタ５へ
転送ｆる。
チ・データをパラレル・データに変換して、データセレ
クタ４ｆを介してコ／）・ローラ仙２００にフェッチ−
データを転送するものである１、次に、以上のように構
成さｔＬｆｃこの発明の誤り訂正機構付半導体メモリ装
置の動作について説明する。検査はメモリ部１を検査す
ること〃）ら行うが、この場合のデータの流才Ｌ ＆；
ｉ、コントローラ１１１１２００からストア・データが
課シＨ」正機構（；Ｊメモク装置側に与えら７１．ると
、パラレル・シリアル・シフト拳レジスタ７によってス
トア・データをパラレル・データからシリアル・データ
にＫ ４’Ａし、ユニバーサル争シフトーレジスタ５へ
転送ｆる。
ユニバーサル拳シフト・レジスタ５に転送すｉｌだスト
ア書データは再度とこでパラレル・データに変換さ几て
、メモリ部１へ書き込まれる。
ア書データは再度とこでパラレル・データに変換さ几て
、メモリ部１へ書き込まれる。
次に、メモリ部１より読み出さすまたフェッチ・データ
ハユニパーザル・シフト・レジスタ６にセットされ、パ
ラレル・データよりシリアル・データに変換されて、デ
ータ・セレクタ４ｇに送うｎ５、次ニジリアル・パラレ
ルφシフトΦレジスタ８へ送られ、ここでシリアル・デ
ータよυノぐラレル・データに変換さｔし、データ・セ
レクタ４ｆを経由して、フェッチ・データとしてコント
ローラ側２００に送ら庇る。
ハユニパーザル・シフト・レジスタ６にセットされ、パ
ラレル・データよりシリアル・データに変換されて、デ
ータ・セレクタ４ｇに送うｎ５、次ニジリアル・パラレ
ルφシフトΦレジスタ８へ送られ、ここでシリアル・デ
ータよυノぐラレル・データに変換さｔし、データ・セ
レクタ４ｆを経由して、フェッチ・データとしてコント
ローラ側２００に送ら庇る。
この手順をメモリ部１の全アドレス空間について行うこ
とにより、メモリ１３１を検査する。
とにより、メモリ１３１を検査する。
次に、シンドローム１１ソエネレータ２の検査であるが
、この場合はストア・データがコントローラｌｌ１１２
００から与えらｎると、シンドローム−ジェネレータ２
は誤り訂正用符号を作成し、ストア・データとともにユ
ニバーサル−シフ）−レジスタ５にセットさノする。
、この場合はストア・データがコントローラｌｌ１１２
００から与えらｎると、シンドローム−ジェネレータ２
は誤り訂正用符号を作成し、ストア・データとともにユ
ニバーサル−シフ）−レジスタ５にセットさノする。
この後はデータ・セレクタ４ｇ１シリアル書ノ臂ラレル
争シフト・レジスタ８、データ・セレクタ４ｆを経由し
て、フェッチ・データとしてコントローラ（ｔｉｌｌ
２００へ送うれ、シンドローム１１ソエネレータ２ｆ：
検査する。
争シフト・レジスタ８、データ・セレクタ４ｆを経由し
て、フェッチ・データとしてコントローラ（ｔｉｌｌ
２００へ送うれ、シンドローム１１ソエネレータ２ｆ：
検査する。
次Ｋ、チェッカ・コレクタ３の検査ハ、コントローラ側
２００からのストア・データをパラレル・シリアル拳シ
フト・レジスタ７でパラレル・データをシリアル・デー
タに変換し、ユニバーサル・シフト・レジスタ７に転送
し、そこで再度シリアル・データをＡ？ラレル・データ
に変換し、チェッカ・コレクタ３に送られ、チェッカ・
コレクタ３での課夛訂正動作後データ・セレクタ４ｆを
経由してコントローラ側２００へ送られ、チェッカ・コ
レクタの検査を行う。
２００からのストア・データをパラレル・シリアル拳シ
フト・レジスタ７でパラレル・データをシリアル・デー
タに変換し、ユニバーサル・シフト・レジスタ７に転送
し、そこで再度シリアル・データをＡ？ラレル・データ
に変換し、チェッカ・コレクタ３に送られ、チェッカ・
コレクタ３での課夛訂正動作後データ・セレクタ４ｆを
経由してコントローラ側２００へ送られ、チェッカ・コ
レクタの検査を行う。
その後、シンドローム・ジェネレータ２、ユニバーサル
・シフト・レジスト５、メモ＋） 部１ 、 、：Ｌニ
パーサル・シフト９レジスタ６、チェッカーコレクタ３
、データ・セレクタ４ｆのデータ拳ノぐス経路にて全体
的な検査を行う。
・シフト・レジスト５、メモ＋） 部１ 、 、：Ｌニ
パーサル・シフト９レジスタ６、チェッカーコレクタ３
、データ・セレクタ４ｆのデータ拳ノぐス経路にて全体
的な検査を行う。
以上のように、この発明の誤り訂正機構付半導体メモリ
装置によれば、メモリ部の書込みを行うＫは、コントロ
ーラ側のストア・データはシンドローム・ジェネレータ
を経ることなく、書き込み、またメモリ部から読み出さ
九たシ１エッチ・データはチェッカ・コレクタを経由し
ないでコントローラ側に転送し、シンドローム・ジエネ
レータノ検査時には、ストア・データともに誤り訂正用
符号をメモリ部を経由することなくコントローラ側に転
送し、チェッカ・コレクタの検査時には、ストア・デー
タをノぐラレル・シリアル・レジスタ４おヨヒユニバー
サル・シフト・レジスタを経由シて誤り訂正動作を行っ
た後、コントローラ側に転送するようにしたので、検査
用データをシリアル・データに変換してメモリ装置内に
引きまわすことで、データ・パス系を簡略化できる。
装置によれば、メモリ部の書込みを行うＫは、コントロ
ーラ側のストア・データはシンドローム・ジェネレータ
を経ることなく、書き込み、またメモリ部から読み出さ
九たシ１エッチ・データはチェッカ・コレクタを経由し
ないでコントローラ側に転送し、シンドローム・ジエネ
レータノ検査時には、ストア・データともに誤り訂正用
符号をメモリ部を経由することなくコントローラ側に転
送し、チェッカ・コレクタの検査時には、ストア・デー
タをノぐラレル・シリアル・レジスタ４おヨヒユニバー
サル・シフト・レジスタを経由シて誤り訂正動作を行っ
た後、コントローラ側に転送するようにしたので、検査
用データをシリアル・データに変換してメモリ装置内に
引きまわすことで、データ・パス系を簡略化できる。
第１図は従来の誤り訂正機構付半導体メモリ装置のデー
タ・パス系を示すブロック図、第２図はこの発明の誤り
訂正機構付半導体メモリ装置の一実施例のデータ・パス
系を示すブロック図である。 １・・・メモリ部、２・・・シンドロームｅジェネレー
タ、３・・・チェッカ・コレクタ、４ｆ、４ｇ・・・デ
ータ・セレクタ、５．６・・ユニバーザル・シフト・レ
ジスタ、７・・りやラレル◆シリアル書シフト・レジス
タ、８・・・シリアルφノやラレルーシフトーレジスタ
。 なお、図中同一符号は同一゛または相当部分を示す。 代理人 大 岩 増 雄
タ・パス系を示すブロック図、第２図はこの発明の誤り
訂正機構付半導体メモリ装置の一実施例のデータ・パス
系を示すブロック図である。 １・・・メモリ部、２・・・シンドロームｅジェネレー
タ、３・・・チェッカ・コレクタ、４ｆ、４ｇ・・・デ
ータ・セレクタ、５．６・・ユニバーザル・シフト・レ
ジスタ、７・・りやラレル◆シリアル書シフト・レジス
タ、８・・・シリアルφノやラレルーシフトーレジスタ
。 なお、図中同一符号は同一゛または相当部分を示す。 代理人 大 岩 増 雄
Claims (1)
- 情報を記憶するメモリ部、誤シ訂正符号を付加するシン
ドローム・ソエネレータ部、上記メモリ部よ’）胱不出
した情報をもとに誤りの検出と誤りが検出さ２’した場
合に読出し情報を訂正するチェッカ・コレクタ部を備え
た誤シ訂正機構付半導体メモリ装置において、上記メモ
リ部を経由せずにシンドローム・ジェネレータの出力を
読み出す手段と、上記チェッカ・コレクタ部全経由せず
にチェッカ・コレクタに情報を力える手段と、上記シン
ドローム拳ジェネレータ部およびチェッカーコレクタ部
を経由せずに上記メモリ部に情報を省き込んだシ、この
メモリ部より情報を読み出したやできる手段を有するこ
とをｌ特徴とする誤り訂正機構伺半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119691A JPS6011952A (ja) | 1983-07-01 | 1983-07-01 | 誤り訂正機構付半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119691A JPS6011952A (ja) | 1983-07-01 | 1983-07-01 | 誤り訂正機構付半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6011952A true JPS6011952A (ja) | 1985-01-22 |
Family
ID=14767667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119691A Pending JPS6011952A (ja) | 1983-07-01 | 1983-07-01 | 誤り訂正機構付半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011952A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134988A (ja) * | 1984-12-04 | 1986-06-23 | Toshiba Corp | 半導体メモリにおける誤り検出訂正機能制御系 |
| JPS61192099A (ja) * | 1985-02-20 | 1986-08-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS621198A (ja) * | 1985-06-26 | 1987-01-07 | Hitachi Ltd | 半導体メモリ及びそのテスト方法 |
| JPH01260699A (ja) * | 1988-04-12 | 1989-10-17 | Nec Corp | 記憶回路 |
| JP2008198341A (ja) * | 2007-02-09 | 2008-08-28 | Hynix Semiconductor Inc | 半導体記憶装置のデータエラー測定回路 |
| JP2009093714A (ja) * | 2007-10-04 | 2009-04-30 | Panasonic Corp | 半導体記憶装置 |
| JP2011108325A (ja) * | 2009-11-18 | 2011-06-02 | Nec Computertechno Ltd | 故障検出回路 |
| JP2012164414A (ja) * | 2006-12-15 | 2012-08-30 | Qualcomm Inc | メモリを試験する方法及びデバイス |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693192A (en) * | 1979-12-25 | 1981-07-28 | Fujitsu Ltd | Diagnosis system |
| JPS5693196A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Error detecting system of checking circuit |
| JPS5730196A (en) * | 1980-07-29 | 1982-02-18 | Nec Corp | Information processor |
-
1983
- 1983-07-01 JP JP58119691A patent/JPS6011952A/ja active Pending
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| JP2011108325A (ja) * | 2009-11-18 | 2011-06-02 | Nec Computertechno Ltd | 故障検出回路 |
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