JPS60116219A - トランスバ−サル形自動等化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明はディジタル多重無線方式に用いられる波形歪を
除去するためのトランスパーサル形等化器に関する。

（２）技術の背景 伝送路の周波数帯域が制限されている場合。

伝送路歪を除去するために、タップ付遅延回路よ多構成
されるトランスバーサル形等化器が用いられている。タ
ップ間の遅延時間が１タイムスロノ）　Ｔｏ　（Ｔ（１
＝　ｌ／クロック周波数）であれば、　ゼロホーシング
法、ミーンスクエア法等が知られているが、遅延時間が
１タイムスロツ）　Ｔｏ以外でたとえばＴ。／２等であ
れば、制御法は数学的には存在が保証されているが、実
際のハードウェアは明確でない。

（３）発明の目的 本発明の目的は、トランスバーサル形自動等化器出力の
復調信号における誤シ率予測を誤シ率モニタによシ行い
、この誤シ率モニタにより判別された誤シ率が最小とな
るように遅延回路の各タップの重み係数を制御し、たと
えば該制御をマイクロコンピュータによシ行うという構
想にもとづき、遅延回路の遅延時間が１タイムスロツト
Ｔ。

以外の任意の時間であっても制御を自動的に行えるよう
にし、これによシ、低消費電力化および遅延回路（遅延
線）の短縮化全可能にすることにある０ （４）発明の構成 上述の目的を達成するために本発明によれば。

入力信号を受信する複数の直列接続された遅延回路と、
該各遅延回路の入出力に接続された重み係数回路と、該
各型み係数回路の出力を加算するための加算器と、前記
加算器の出力を波形歪が最小となる最適値と比較して出
力信号を送出する第１の識別回路とを具備し、前記重み
係数回路の重み係数値を可変にして前記出力信号の波形
歪を除去するようにしたトランスバーサル形自動等化器
において、前記第１の識別回路と同一の第２の識別回路
、前記加算器の出力を前記最適値よシ小さい値と比較す
る第３の識別回路、および該第２．第３の識別回路の出
力に接続された排他的オア回路によ多構成される誤シモ
ニタを設け、該誤シモニタの誤シ発生率が最小となるよ
うに前記重み係数回路の重み係数値を制御することを特
徴とするトランスバーサル形自動等化器が提供される。

（５）発明の実施例 以下２図面によシ本発明を説明する。

第１図は本発明に係るトランスバーサル形自動等化器の
一実施例を示すブ日ツク回路図である。

第１図には４相ＰＳＫ信号に対するベースバンドのトラ
ンスバーサル形自動等化器を示している。

チャネルエの入力信号は４つの直列接続された遅延回路
１−１〜１−４に供給され、チャネルＱの入力信号は４
つの直列接続された遅延回路２−１〜２−４に供給され
る。遅延回路１−１〜１−４は重み係数回路ｃｃ−・・
・、Ｃ２工＊　Ｃ−２Ｑ　Ｃ−１０＊−２Ｉ、１１゜ ・・・、Ｃ２，を介して加算器３−１．　３−２　にそ
れぞれ接続され、遅延回路２〜１〜２−４は重み係数回
路ｃ　ｆ　ｃ−／　・・・、ｃ’；ｃ−３□、Ｃ工、。

−２Ｑ＃　ＩＱＩ　２Ｑ ・・・、Ｃ２工を介して加算器３−１．３−２にそれぞ
れ接続される。各加算器３−１．　３−２の出力は識別
回路４−１．　４−２にそれぞれ接続される。この識別
回路４−１．　４−２は２値の識別器によ多構成され、
すなわち、基準値ｖＲと比較するものである。

識別回路４−１．　４−２は波形歪が除去された出力り
、、　Ｄ０’をそれぞれ送出する。逆に、識別回路４−
１．　４−２の入力信号、すなわち加算器３−１゜３−
２の出力信号は波形歪を含んでいる可能性がある。ここ
で、加算器３−１．　３−．２出力は互いに直交する成
分であ）、同等な波形歪を有している。

従って１重み係数はＣａｃ＝　Ｃ仝とすることにより。

加算器出力３−１．　３−２双方の波形歪を等化できる
０ そこで、上述の加算器３−２の出力信号における波形歪
を監視するために、誤シモニタ５が設けられている。こ
の誤シモニタ５において、識別回路５１．５２は識別回
路４−１．　４−２と同一構成であるが、識別回路５１
においては、波形歪による誤シ発生率が最小となるよう
な最適しきい値電圧を基準値ＶＲとして与え、他方、識
別回路５２においては、上述の最適しきい値電圧よシ小
さいあるいは大きい電圧を基準値ｖＲ′として与えてい
る。

従って、識別回路５２は識別回路５１に比べて波形歪に
よる誤シをよシ多く発生することになる。

排他的オア回路５３の出力には、２つの識別回路５１．
５２の出力が異なるときにのみ誤シパルスが現われる。

制御回路６は誤りモニタ５の上述の誤シバルスを計数し
て重み係数回路ｃ’　ｃ’−・・・、Ｃ２Ｑ−２Ｉ、　
ｌ工。

の重み係数値を順次変更し、これによシ、誤シパルス発
生率を最小にするものであシ、制御回路６はたとえばマ
イクロコンビ〉−タとして構成される。

第２図は第１図の制御回路６の詳細なブロック回路図で
ある。第２図において、６１はＣＰＵ（中央処理装置）
、６２は誤シモニタ５の誤シパルスを入力するためのデ
ィジタル入力ボート。

６３は該誤シパルスを計数するためのカウンタ。

６４は処理途中のデータ等を記憶するためのＲＡＭ　（
ランダムアクセスメモリ）、６５は処理ルーチン等のプ
ログラム、固定データ等を記憶するためのｍｏｙｒ　＜
リードオンリメモリ）である。レジ、’−タ６６−１〜
６６−１０は重み係数回路ｃ′、２工。

Ｃ−１Ｉ’、・・・、Ｃ２Ｑの重み係数値を記憶するた
めのものでアシ、各レジスタ６６−１〜６６−１０の記
憶値はＤ／Ａ変換器６７−１〜６７−１０にそれぞれ供
給される。つまＪ）、Ｄ／Ａ変換器６７−１〜６７−１
０は重み係数回路Ｃ−２Ｉ′、Ｃ−ｚ工′、”’ｍ　Ｃ
２Ｑ　（Ｄ重み係数値をレジスタ６６−１〜６６−１０
の記憶値にもとづいて設定する手段でるる。

第３図のフローチャートを参照して第２図の回路動作を
説明する。この動作はステップ３０１で開始し、ステッ
プ３０２においてｉを１とする。

この値ｉは重み係数回路Ｃ−ａ、’ｓ　ｃ−１Ｉ’ｓ・
・・、ｃ′、。

の番号を表わすものでオシ、この場合、ｃ−２工′。

Ｃ−１Ｉ’ｓ　＋＋、　”’ＱＱを０１　＊　’４　ｍ
　”’、ｃ、。とそれぞれみなすものとする。すなわち
、ステップ３０２においては重み係数回路Ｃ−２１’（
＝Ｃ１）を指定したことになシ、また。直交チャンネル
の重み係数はＣｉ　＝　Ｃ’ｉで与えられる。ただし、
以下のステップにおいては、ｉ番目の重み係数回路Ｃ１
にりいて説明する。

ステップ３０３において、ＣＰＵ６１はカウンタ６３を
動作させて誤シモニタ５からの誤りパルス数を所定時間
計数させ、その計数値をＮ１としてレジスタ６６−ｉの
値と共にＲＡＭ６４の第１のエリアに格納する。

次に、ステップ３０４において、指定重み係数回路Ｃｉ
の重み係数値を一定量増加させた後に。

ステップ３０３と同様の動作が行われる。すなわち、Ｃ
ＰＵ６１はレジスタ６６−ｉの値Ｃｉを読出し、Ｃ６←
Ｃｉ＋ΔＣ（一定量）なる演算を行って。

Ｃｉを再びレジスタ６６−ｉに格納する。従りて。

重み係数値は一定量増加する。しかる後に、　ＣＰＵ６
１はカウンタ６３を動作させて誤シモニタ５からの誤シ
パルス数を所定時間計数させ、その計数値をＮｌとじて
レジスタ６６−ｉの値と共にＲＡＭ６４の第２のエリア
に格納する。

次に、ステップ３０５においても、指定重み係数回路Ｃ
ｉの重み係数値を一定量減少させた後に。

ステップ３０３と同様の動作が行われる。すなわち、Ｃ
ＰＵ６１はレジスタ６６−ｉの値Ｃ１を読出し。

Ｃｉ４＋　０６−２　Δｃ　（一定量）ナル演算を行ッ
テ、　Ｃ６を再びレジスタ６６−ｉに格納する。従って
２重み係数値は一定量減少する。ＣＰ［Ｊ６１はカウン
タ６３を動作させて誤シモニタ５からの誤シバルス数を
所定時間計数させ、その計数値をＮ３としてレジスタ６
６−ｉの値と共にＲＡＭ６４の第３のエリアに格納する
。

すなわち、この段階において、ＲＡＭ６４の第１゜第２
．第３のエリアには、レジスタ６６−ｉの元の値をＣｉ
とすれば。

第１のエリア：Ｃｉ、Ｎ。

第２のエリア：Ｃｉ＋ΔＣ，Ｎ。

第３のエリア：Ｃｉ−ΔＣ，Ｎ。

なるデータが記憶されていることになる。

ステップ３０６においては、Ｎｌ、Ｎ□Ｎｍのうち最小
なものを判別する。すなわち、ＣＰＵ６１はＲＡＭ６４
よシデータＮ、　、　Ｎ、　、　Ｎ、を順次読出して比
較演算を行い、最小値が記憶されているエリアを判別す
る。

次に、ステップ３０７において、ステップ３０６におい
て判別された最小値が存在するＲＡＭ６４ゐエリアから
レジスタ６６−ｉの最適値を読出してレジスタ６６−ｉ
に設定する。

ステップ３０８において、ｉ≧Ｍ（レジスタ６６−ｉｏ
数、この場合、１０）か否かを判別する。

ｉ＜％であれは、ステップ３０９でｉ　＋−ｉ　＋　１
　としてステップ３０３〜３０８の処理を再び行う。

ｉ≧Ｍであれば、ステップ３０２に進み、ｉ←１として
ステップ３０３〜３０８の処理を再び行う。

すなわち、レジスタ６６−１．　６６−２．　・・・。

６６−１０の値はこの順序で最適値に書替えられ。

これによシ、誤シモニタ５における波形歪による誤シ発
生数を小さくするようにしている。

なお、上述の実施例においては、レジスタ６６−−に３
つの値を設定して該各位に対する誤シ発生率の最小値を
判別しているが、設定値の数は他にもなし得ることは言
うまでもない。

第４図は本発明に係るトランスバーサル形自動等化器の
他の実施例を示すブロック回路図である。

第４図においては、パスバンド形（ＩＰ形）のトランス
バーサル形自動等化器が示されている。第４図において
、Ｃ８〜Ｃ８は重み係数回路、１１−１゜１１−２は遅
延回路、１２−１．　１２−２は加算器であシ、第１図
における要素と同様なものである。

加算器１２−１．　１２−２の出力信号は９０°ハイブ
リッド回路１３によシ統合されて復調回路１４に供給さ
れる。復調回路１４は波形歪を除去された出力り、　、
　Ｄ、’を送出する。この復調回路１４には誤シモニタ
１５が接続され、さらに該誤シモニタ１５には制御回路
１６が接続されている。

誤りモニタ１５．制御回路１６の構成も第１図の誤シモ
ニタ５，６と同様でおシ、従って、制御回路１６の動作
も制御回路６の動作と同一でおる。

（６）発明の詳細 な説明したように１本発明によれば、遅延回路の遅延時
間Ｔが１タイムスロツ）Ｔ。以外であっても、制御を自
動的に行うことができ、低消費電力化および遅延回路（
遅延線）の短縮化が期待できる。

【図面の簡単な説明】

第１図は本発明に係るトランスバーサル形自動等化器の
一実施例を示すブロック回路図、第２図は第１図の制御
回路６の詳細なブロック回路図。 第３図は第２図の回路動作を説明するだめのフローチャ
ート、第４図は本発明に係るトランスバーサル形自動等
化器の他の実施例を示すブロック回路図である。 １−１〜１−４．　２−１〜２−４１ １１−１．１１−２　”　遅延回路 ３−１．３−２．１３−１．１３−２：　加算器４−１
．４−２　：　識別回路 ５．１５：　誤９モニタ ６．１６：　制御回路 第２図 虎

Claims (1)

1. 【特許請求の範囲】 １、入力信号を受信する複数の直列接続された遅延回路
   と、該各遅延回路の入出力に接続された重み係数回路と
   、該各型み係数回路の出力を加算するだめの加算器と、
   前記加算器の出力を波形歪が最小となる最適値と比較し
   て出力信号を送出する第１の識別回路とを具備し、前記
   重み係数回路の重み係数値を可変にして前記出力信号の
   波形歪を除去するようにしたトランスバーサル形自動等
   化器において、前記第１の識別回路と同一の第２の識別
   回路、前記加算器出力を前記最適値よフ小さい値と比較
   する第３の識別回路、および該第２゜第３の識別回路の
   出力に接続された排他的オア回路によ多構成される誤シ
   モニタを設け、該誤シモニタの誤シ発生率が最小となる
   ように前記重み係数回路の重み係数値を制御することを
   特徴とするトランスバーサル形自動等化器。 ２、前記各型み係数回路の重み係数値を記憶する第１の
   記憶手段と、前記誤シモニタの誤シ数を計数する計数手
   段と、前記誤フモニタの誤シ数を記憶する第２の記憶手
   段と、前記第１の記憶手段に記憶された重み係数値にも
   とづいて前記各型み係数回路の重み係数を設定する手段
   と、を設け。 前記第１の記憶手段に記憶された１つの重み係数値に対
   して複数個の値を順次設定し、該各位に対する前記誤シ
   モニタの誤シ発生数を前記第２の記憶手段に順次記憶し
   、該記憶された誤シ発生数の最小課シ発生数を判別し、
   該最小ｖ４シ発生数に対応する設定値を前記重み係数値
   として前記第１の記憶手段に記憶し直すことによシ前記
   重み係数回路の重み係数値を制御する特許請求の範囲第
   １項に記載のトランスバーサル形自動等化器。 ３、前記第２の識別回路を前記第１の識別回路と共用し
   た特許請求の範囲第１項に記載のトランスバーサル形自
   動等化器。