JPS60111468A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、半導体装置の製造方法に係わり、特に優れた
素子特性を持つＭＯ８型半導体装置の製造方法に関する
。

〔従来技術とその間順点〕

従来、半導体素子や集積回路、例えばＭＯ８型トランジ
スタは、素子の特性を向上させるため、所謂スケーリン
グによる素子の縮少化が行なわれてきている。これは素
子寸法を縮少しチャンネルの不純物湯度を増し、駆動電
圧を少さくすることにより兄の素子を比例縮少した高性
能の新しいトランジスタが得られる。しかし、例えば不
純物濃度を増加し、接合の深さを小さくして行くと、ゲ
ート電極と、ドレインの近傍で電界が高くなり、所謂ホ
ットエレクトロンの発生、ブレイクダウ電圧等の点で、
素子特性に悪影響を及ぼすようになる。

また接合の深さを０，２μｍ以下にすると、電極配線と
、ソース・ドレイン間のコンタクトが堆りにくくなる等
の問題も発生する。

これらの間順に対し、ドレインを２重拡散して電界集中
を緩和したデバイス構造（Ｌｉｇｈｔｌｙ　ｄｏｐｅｄ
Ｄｒａｉｎ構造と呼げれている。）が考え出されている
。

これは第１図に示すようにゲート電極を形成した後、従
来のＣＶＤ（Ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏ
ｓｉｔｉｏｎ）法を利用して５ｉ０２を堆積した後、反
応性ドライエッチフグ法（Ｒｅａｃｔｉｖｅ　ｉｏｎ　
ｅｔｃｈｉｎｇ）で、ゲート電極の側壁に８＋０２ｆＩ
：残す。

この後、更にＣＶＤ法により燐ガラスを堆積し。

Ｐをガラス層から拡散する。

ところが、ゲート電極の側壁に５ｉ０２を形成する際、
第２図に示すようにＲＩＢ法では、８ｉ０２とＳｉの選
捩比が小さく、拡散層表面の８１がエツチングされたり
、深いダメージ層が形成されてしまう等、５ｉ０２形成
の加工性、再現性、そして信頼性に不安を残すっ 〔発明の目的〕 本発明の目的は、上記問題を解決し、素子の縮小化を実
現し集積度を高めると共に、高速動作が可能な信頼性の
高い半導体装置の製造方法を提供することにある。

〔発明の概委〕

本発明は、半導体装置の製造方法において、表面に絶縁
膜を形成した状態でゲート電Ｉｒｆ１．全加工形成した
後、先ず第１の低濃度不純物を拡散し、浅い拡散ｆ−を
形成する。次に気相成長法によりゲート′ｆ！！極側壁
に金属膜を選択的に形成した後、第２の高Ｓ鷹不紳物を
拡散し、深い拡散層を形成し、この技、処理により金１
膜を除去して、ＬＤＤ構造を形成する方法である。

〔発明の効−早〕

本発明によれげ、ＬＤＤ構造の形成にあたり、ゲートｗ
極側壁に絶縁膜等を形成（側壁残］〜）する際、エツチ
ングによる側壁轡しではなく、金属膜の選択形成全利用
する為、ＬＤＤ構造の加工性、制御性、再現性が非常に
良（、Ｓｉ基板のエツチングやエツチングによるダメー
ジ層を完全に無くすことができ、素子の信頼性を大巾に
高めることかで専る。

〔発明の実施例〕

以下、本発明の具体的実施例について、図面を用い諸明
する。先ず、第３図ｆａ）に示すように、面方位（１０
０）、比抵抗５〜１０μ−（７）のＰ型シリコン基板】
上に、耐エツチングマスク兼耐イオン注入マスクとして
、例えば４．００ＯＡの熱酸化膜２全形成し、これを素
子形成領吠にのみ残して反応性イオンエツチング法によ
りフィールド領域に０．６μｍ程度の凹部を形成する。

続いて１３楡オンを５９ｋｅｙで１×１０１３１ｃｍ　
Ｎ度イオン注入して、チャネルストッパーとなる２層３
を形成する。次に熱酸化膜２ｆ除去した後、第３図（ｂ
）に示すように、基板全面にＣＶＤ法による二酸化硅素
膜４′ｆｔ約０．６μｍ又はこれより厚く堆積する。次
にこの二酸化硅素膜４表面の四部に、スペーサー嗅とし
て、レジスト膜５を写真蝕刻法により選択的に形成する
。このときレジスト＃ｉ！５の膜厚は、二酸化硅素膜４
の段差と同等か又は段差より薄く形成する。その後、流
動性物質膜としてＰＭＡＨ型レジストとポジ型レジスト
の混合レジスト膜６を全面に塗布してレジストｌＩｌ！
５と膜４の表面をなだらかにする。次にフレオン系ガス
を用いた反応性イオンエツチング法により全面エツチン
グを行なう。このときのエツチング条件は、二酸化硅素
膜４のエツチング速度が混合レジスト＃６及びレジスト
膜５のエツチング速度と同等か又はそれより大きく、例
えば２倍程度になるように設定する。

この結果、フィルド領域で１−ｉ、レジス１１からエツ
チングに対するストッパーの役割りをし、素子形成頭切
の基板表面を露出するまでエツチングし、不要なレジス
ト膜を除共すると、二酸化硅素膜４がフィールド領域に
埋込１れた構造第３図ｔｃ）が得られる。この後、例え
ば厚さ３００大のゲート酸化膜７を形ぼした上に、ＣＶ
Ｄ法によＶ厚さ０．４μｍの多結晶シリコン嘆８を形成
し、更に厚さ０．１μｍの二酸化硅素膜９を堆積する。

次に写真蝕刻法により形成されたレジスト膜１０をマス
クに、先すフレオン系ガスを用いた反応性イオンエツチ
ング法で二酸化硅素膜９をエツチングし、−にエツチン
グガスを塩素系ガスに切替え多結晶シリコン腓８を連続
的にエツチング加工する。この後、例えば砒素イオン（
Ａｓ　）を４Ｑｋｅｖ。

１×１０１５ｍ−３でイオン注入し浅い拡散層（ｎ−８
）１１を形成、第３図（ｄ）の様にする。レジス）［１
０憔去１−た後、第３図（ｅ）に示すように例えば、　
ＷＦｓ／Ｈ２ガスを用い温度２５０℃真空度０．３Ｔｏ
ｒｒの条件で、タングステンＣＷ）　ｋ選択形成すると
、多結晶シリコン膜８の側壁にのみＷＧｊ１２が形成さ
れる。（胃１２の暉さけ任意に変身られるが本実施例で
は４ＱＯＯＡとする。）この後、例えばリンイオン（Ｐ
＋）を１６０ｋｅＶ１２Ｘ１０　ｃｒｎ　で　イオン注
入を行々い、ソース・ドレイン、その他配線層となる０
層１３を形成する。

これにより、ゲート領域の周辺には浅い拡散層１１が、
ゲート領域外には深い拡散層１３が得られる。

ＷＩＩ！１２を除去した後、第３図（ｆ）に示すように
、絶縁膜として、例えばＣＶＤ法により厚さ０．８μｍ
のリン添加酸化硅素ＩＩ＠１４を堆積し、コンタクトホ
ール開孔後、配線材料として、例えば厚さ０．８μｍの
アルミニウム（Ａｚ）１ｆｆｉ蒸着し、加工形成する。

このようにして得られたＬＤＤ構造は、第３図（ｅ）で
４９．明した様に、多結晶シリコンＪ１位の側壁に従来
のエツチング法とは異々す、気相成長法による金属嗅の
選択形成によって、所謂亀側壁残しＩを行なうので、金
嬬膜の１ヴさを制御することにより任意のＴ、１）Ｄ１
１１！造を実現することができ、　しかも金桟膜の除去
は容易であす、Ｌｌ）Ｄ構造の形成が確実に且つ再１坪
性よく行なうことができる。更にエツチングによるＳｉ
基板のエツチングや、ＲＩＥ法特有のエツチングのダメ
ージ層の形成等を完全に無くすことができるので素子の
信頼性が大巾に向上する。

【図面の簡単な説明】

第１図は、ＬＤＤ構造を説明する為の断面図、第２図は
、その問題を覗明する為の断面図、第３図（ａ）〜げ）
は５本発明の一実施例の工程断面図である。 （１）・・・Ｐ型シリコン基板、 （２）・・・二酸化硅素膜、 （３）・Ｐ　層、 （４）二酸化硅素膜、 （５）・・・レジスト膜。 （６）・・混合レジスト膜、 （力・・ゲート酸化膜、 （８）・・多結晶シリコン暎。 （９）二酸化硅素膜、 ＋ｔｌ・レジストｌｌ＠。 ａυｎ一層、 ０２　タングステン暎、 （Ｉ３１・ｎ　層、 Ｉ・・・リン添加酸化硅素膜、 （１→・・・アルミニウム膜。 （７３１７）　弁理士　則近憲佑（ほか１名）第１図 第２図

Claims (1)

【特許請求の範囲】
1. 半導体基板のフィールド絶縁膜で囲まれた素子形改領域
   にゲート酸化嗅を介して、ゲー）’ｌ！極を形成した後
   、不純物拡散用窓を通して不純物を拡散し、ソース・ド
   レインを形造する工程を含む半導体装置の製造方法にお
   いて、表面に絶縁膜を形成した状態でゲート電極を形成
   する工程と、この後第１の低＃關不純物全拡散する工程
   と、前記電極側壁に全焼膜を選択的に気相成長する工程
   と、その後、第２の菌濃度不純物を拡散する工程とを備
   えたことを特徴とする半導体装置の製造方法。