JPS6010187A - 集積回路試験装置 - Google Patents
集積回路試験装置Info
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- JPS6010187A JPS6010187A JP58119205A JP11920583A JPS6010187A JP S6010187 A JPS6010187 A JP S6010187A JP 58119205 A JP58119205 A JP 58119205A JP 11920583 A JP11920583 A JP 11920583A JP S6010187 A JPS6010187 A JP S6010187A
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- Japan
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Links
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- 238000000034 method Methods 0.000 claims abstract description 6
- 238000012360 testing method Methods 0.000 claims description 36
- 239000000872 buffer Substances 0.000 abstract description 10
- 230000006835 compression Effects 0.000 abstract 2
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- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
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- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/277—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路試験装置に関するものである。
一般に集積回路の動作試験は被試験デバイスの入力端子
に所定のデータ列を入力して、出力端子に出力されるデ
ータ列が期待データと一致するか否か７判名する方法に
よって行なわれる。
に所定のデータ列を入力して、出力端子に出力されるデ
ータ列が期待データと一致するか否か７判名する方法に
よって行なわれる。
こうした方法は、集積回路内部の回路構成が単純で、小
規模である内は判別に要する期待データ量も少なく、そ
れを拡納する為のパターンバッファも小容量で対応でき
た。
規模である内は判別に要する期待データ量も少なく、そ
れを拡納する為のパターンバッファも小容量で対応でき
た。
しかし乍ら集積回路内部の回路構成が複雑かつ多様化す
るにつれ、判別に要する期待データ列も長大化して、大
容量のパターンバッファが要求されるようになると、そ
の具現に困難を来しそれを解決する新しい手段が望まれ
るようになって来た。
るにつれ、判別に要する期待データ列も長大化して、大
容量のパターンバッファが要求されるようになると、そ
の具現に困難を来しそれを解決する新しい手段が望まれ
るようになって来た。
本発明は記憶装置、コンピュータの周辺装置、通信回線
の情報伝達系で広く用いられているパリティ符号発生器
と巡回符号発生器とを具備せしめるものであり、被試験
デバイスから出力されるデータのビット列から所定のビ
ット単位でパリティ符号を発生させ、さらに発生された
パリティ符号別を所定の方法で圧縮符合化することによ
り得た符号と、極く短い期待データとを比較照合する方
法を用いて、被試験デバイスの良否判別を可能ならしめ
ることを特徴とする集積回路試験装置な提供するもので
ある。
の情報伝達系で広く用いられているパリティ符号発生器
と巡回符号発生器とを具備せしめるものであり、被試験
デバイスから出力されるデータのビット列から所定のビ
ット単位でパリティ符号を発生させ、さらに発生された
パリティ符号別を所定の方法で圧縮符合化することによ
り得た符号と、極く短い期待データとを比較照合する方
法を用いて、被試験デバイスの良否判別を可能ならしめ
ることを特徴とする集積回路試験装置な提供するもので
ある。
以下に本発明の実施例を従来方法と対比しながら図面を
参照して説明する。
参照して説明する。
第１図は従来方法による集積回路試験装置の１実施例を
示す原理図で、以下がその動作例である。
示す原理図で、以下がその動作例である。
尚、説明の便宜上、被試験デバイスにシーケンシャル・
データを入力して、その出力データの良否を判別する場
合を例に説明する。
データを入力して、その出力データの良否を判別する場
合を例に説明する。
即ち、読み出し専用メモＩＪ（Ｒ６間）の試験で行なわ
れている様に肱み出し開始アドレスを設定した後、単純
にＮ回分アドレス・インクリメントして、出力データを
得る場合がこれに類する。
れている様に肱み出し開始アドレスを設定した後、単純
にＮ回分アドレス・インクリメントして、出力データを
得る場合がこれに類する。
中央制御部１は試験に要する条件を１９ｒ足のプロ・ダ
ラム・シーケンスに従って、各ハードウェアのレジスタ
に転送したり、それ等の内容を読み取って判別、分岐動
作可能ｌヨマイクロ・コンビーータ又はミニ−コンピュ
ータから７【っている。
ラム・シーケンスに従って、各ハードウェアのレジスタ
に転送したり、それ等の内容を読み取って判別、分岐動
作可能ｌヨマイクロ・コンビーータ又はミニ−コンピュ
ータから７【っている。
タイミング発生部２では試験周波数を始めとする諸タイ
ミングを発生して、バタン発生部３を起動し、読み出し
開始アドレスから、順次インクリメントされるアドレス
情報等の試験パターンを発生させ、ピンエレクトロニク
ス部５を経由して被験デバイス６に該試験パターンを印
加する。当然のこと乍ら、その時、該被試験デバイス６
には被試験デバイス用電源部４から電源電圧が印加され
ていなくではならない。こうして該被試験デバイスに該
アドレス情報が印加されると、それに対応した出力デー
タがピンエレクトロニクス部５に取シ込まれてバタン発
生部３で発生される期待データと比較照合され、その結
果が該中央制御部１に送シ込まれで、該被試験デバイス
の良否が判別でれる。
ミングを発生して、バタン発生部３を起動し、読み出し
開始アドレスから、順次インクリメントされるアドレス
情報等の試験パターンを発生させ、ピンエレクトロニク
ス部５を経由して被験デバイス６に該試験パターンを印
加する。当然のこと乍ら、その時、該被試験デバイス６
には被試験デバイス用電源部４から電源電圧が印加され
ていなくではならない。こうして該被試験デバイスに該
アドレス情報が印加されると、それに対応した出力デー
タがピンエレクトロニクス部５に取シ込まれてバタン発
生部３で発生される期待データと比較照合され、その結
果が該中央制御部１に送シ込まれで、該被試験デバイス
の良否が判別でれる。
尚、該期待データは該バタン発生部に内蔵されるバタン
・バッファから取シ出される。
・バッファから取シ出される。
この方法によれば被試験デバイス６、即ちＲ，ｏ Ｎ（
の容量が大きくなるとそれと同容量かそれ以上のバタン
・バッファの容量が必要とされて種々の問題を引き起こ
していた。
の容量が大きくなるとそれと同容量かそれ以上のバタン
・バッファの容量が必要とされて種々の問題を引き起こ
していた。
即チバタン・バッファへの入力媒体の選択、バタン・バ
ッフｒを制御する為のタイミングや消費電力、そして物
量増大に伴なう費用やスペースの増大等がそれである。
ッフｒを制御する為のタイミングや消費電力、そして物
量増大に伴なう費用やスペースの増大等がそれである。
第２０は本発明による集積回路試験装置の１実施例を示
すブロック図で、中央制御部Ｊによシ与えられた試験情
報や試！険手順はタイミング発生部２、バタン発生部３
、被試験デバイス用電源部４、ピンエレクトニクスｍＢ
５とを制御し、被試験デバイス６に種々の試験条件が印
加される。
すブロック図で、中央制御部Ｊによシ与えられた試験情
報や試！険手順はタイミング発生部２、バタン発生部３
、被試験デバイス用電源部４、ピンエレクトニクスｍＢ
５とを制御し、被試験デバイス６に種々の試験条件が印
加される。
即ち該タイミング発生部２と該バタン発生部３とが発生
する。試験デバイス読み出しアトし／ス情報等の試験バ
タンはピンエレクトロニクス部５を経由して咳被試験デ
バ・イス６に供給される。これによってｉ≧律区敢デバ
イス６の出力端子からは出力データ列７５唇谷られ、ピ
ンエレクトロニクス５はその出力データ列をレベル比較
して、その結果をパリティ符号発生部７に送か込む。
する。試験デバイス読み出しアトし／ス情報等の試験バ
タンはピンエレクトロニクス部５を経由して咳被試験デ
バ・イス６に供給される。これによってｉ≧律区敢デバ
イス６の出力端子からは出力データ列７５唇谷られ、ピ
ンエレクトロニクス５はその出力データ列をレベル比較
して、その結果をパリティ符号発生部７に送か込む。
該パリディ符号すζ生部７はこれ等レベル比較されたデ
ータ列を所定のビット単位でパリティ符号化し、それに
よって得たパリティ符号別を巡回符号発生部８に送り込
む。
ータ列を所定のビット単位でパリティ符号化し、それに
よって得たパリティ符号別を巡回符号発生部８に送り込
む。
該巡回符号発生部８は該パリティ符号列な更に所定の方
法で圧縮符号化して、くれによって得た該圧縮符号とバ
タン発生部３で発生されるｉ飢＜短い期待データとを比
較照合して、そのｄ古来ｆ ＦＸ、ｔ３中央制御部１に
送出して該被試験デ・く仁スの良否が判別される。
法で圧縮符号化して、くれによって得た該圧縮符号とバ
タン発生部３で発生されるｉ飢＜短い期待データとを比
較照合して、そのｄ古来ｆ ＦＸ、ｔ３中央制御部１に
送出して該被試験デ・く仁スの良否が判別される。
以上説明したように、本発明によれば、）くターン発生
部は期待データについては圧縮された。啄＜短い期待デ
ータのみを発生すればよく、バター／バッファと小さく
することが可能−乙特に、本発明を読み出し専用メモリ
等の、弐験裟ａ ｋ乞滴用すると、入カバターンの発生
はアルゴリスミノクに可能なわけで、パターンバッファ
は小容郊、でよく、安価な試験装置を提供することがで
きる。
部は期待データについては圧縮された。啄＜短い期待デ
ータのみを発生すればよく、バター／バッファと小さく
することが可能−乙特に、本発明を読み出し専用メモリ
等の、弐験裟ａ ｋ乞滴用すると、入カバターンの発生
はアルゴリスミノクに可能なわけで、パターンバッファ
は小容郊、でよく、安価な試験装置を提供することがで
きる。
尚、パリティ符号と巡回符号は情報伝達系で広く知られ
ており、この内巡回符号は、１１１ビツトの情報に対す
る符号多項式ｉ！’ （Ｘ）、ヲ１１１仄の生ｂＸ多項
弐〇 （Ｘ）で除し、余ｊ［＜（ｘ）ｖ付加して送１ぼ
し、受信側でＦ（Ｘ）とＲ（ｘ）ｖ受けとり、Ｇ（Ｘ）
で除した余りとＲ（ｘ）とを比較して受・１百データが
正しいか否かを列名する様な場合に用いられる余シのこ
とで、生成多項式レエ、ハード的にシフト・レジスタ回
路と排他的論理和回路の組み合わせにより比較的容易〃
為つ、安価に実現［１丁能である。
ており、この内巡回符号は、１１１ビツトの情報に対す
る符号多項式ｉ！’ （Ｘ）、ヲ１１１仄の生ｂＸ多項
弐〇 （Ｘ）で除し、余ｊ［＜（ｘ）ｖ付加して送１ぼ
し、受信側でＦ（Ｘ）とＲ（ｘ）ｖ受けとり、Ｇ（Ｘ）
で除した余りとＲ（ｘ）とを比較して受・１百データが
正しいか否かを列名する様な場合に用いられる余シのこ
とで、生成多項式レエ、ハード的にシフト・レジスタ回
路と排他的論理和回路の組み合わせにより比較的容易〃
為つ、安価に実現［１丁能である。
第１図は従来方法による県債回路試験装置の１実施例を
示し７、第２図は本発明による集積回路試験装詮の１実
施例を示す原理図である。 現）下に＠部の名称について祝明する。 なお図において、１・・・・・・中央側径ｊ部、２・・
・・・・タイミ゛ング発生部、３・・・・・・バタン発
生６阻４・・・・・・被試験デバイス用電源部、５・・
・・・・ヒンエレクトロニクス部、６・・・・・・被試
嫉デバイス、７・・・・・・パリティ符号発生部、８・
・・・・・巡回符号発生部、である。 −一一一−゛・、 代理人 弁理士 内 原 五パ。
示し７、第２図は本発明による集積回路試験装詮の１実
施例を示す原理図である。 現）下に＠部の名称について祝明する。 なお図において、１・・・・・・中央側径ｊ部、２・・
・・・・タイミ゛ング発生部、３・・・・・・バタン発
生６阻４・・・・・・被試験デバイス用電源部、５・・
・・・・ヒンエレクトロニクス部、６・・・・・・被試
嫉デバイス、７・・・・・・パリティ符号発生部、８・
・・・・・巡回符号発生部、である。 −一一一−゛・、 代理人 弁理士 内 原 五パ。
Claims (1)
- 被試験デバイスから出力されるデータのビット列から所
定のビット単位でパリティ符号を発生するパリティ符号
発生部と、該パリティ符号列を所定の方法で圧縮符号化
する巡回符号発生部を備え該巡回符号発生部で圧縮され
た巡回符号と所定の期待データとを比較照合することに
ょシ該被試験デバイスの良否を判定することを特徴とす
る集積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119205A JPS6010187A (ja) | 1983-06-29 | 1983-06-29 | 集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119205A JPS6010187A (ja) | 1983-06-29 | 1983-06-29 | 集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010187A true JPS6010187A (ja) | 1985-01-19 |
Family
ID=14755528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119205A Pending JPS6010187A (ja) | 1983-06-29 | 1983-06-29 | 集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010187A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328026U (ja) * | 1986-08-08 | 1988-02-24 |
-
1983
- 1983-06-29 JP JP58119205A patent/JPS6010187A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328026U (ja) * | 1986-08-08 | 1988-02-24 | ||
| JPH0428824Y2 (ja) * | 1986-08-08 | 1992-07-14 |
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