JP4435915B2 - パターン発生方法・パターン発生器・メモリ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はたとえば半導体集積回路で構成されるメモリを試験するメモリ試験装置に関し、特にスタートアドレスを与えることによりメモリの内部でバーストアドレスを発生し、高速で書き込み及び読み出しを可能としたメモリを試験する場合に用いるパターン発生方法およびこのパターン発生方法を用いたパターン発生器・メモリ試験装置に関する。
【０００２】
【従来の技術】
図６にＩＣ試験装置の概略の構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２、タイミング発生器１１３、波形整形器１１４、論理比較器１１５、ドライバ１１６、アナログ比較器１１７、不良解析メモリ１１８、論理振幅基準電圧源１２１、比較基準電圧源１２２、デバイス電源１２３等により構成される。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムに従ってパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータを発生させ、この試験パターンデータを波形整形器１１４で被試験メモリ１１９の仕様に合致した波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ１１６を通じて被試験メモリ１１９に印加し記憶させる。
【０００４】
被試験メモリ１１９から読み出した応答信号はアナログ比較器１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生ごとに不良解析メモリ１１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
図７にパターン発生器１１２の内部の概略の構成を示す。パターン発生器１１２はパターン発生用のマイクロプログラムを格納したプログラム格納メモリ１１と、このプログラム格納メモリ１１を読み出すアドレスを決定する読み出しアドレス生成手段１２と、被試験メモリ１１９に印加するアドレスデータを生成する印加アドレス生成手段１３と、被試験メモリ１１９に書き込む試験パターン信号をビットごとにマスクするマスクデータＭＤを生成するマスクデータ生成手段１４と、パターンデータＴＰを生成するパターンデータ生成手段１５と、パターンデータＴＰとマスクデータＭＤとによって論理比較器１１５に供給する期待値を生成する期待値生成手段１６と、パターンデータ生成手段１５が生成するパターンデータＴＰと期待値生成手段１６が生成する期待値の何れか一方を選択して出力するマルチプレクサ１７とによって構成される。
【０００６】
尚、図７に示す例及び以下に説明する動作説明ではマルチプレクサ１７の出力をＤＴと表示することにする。従って、ＤＴは被試験メモリ１１９に書き込むタイミングではパターンデータＴＰであり、読み出しのタイミングでは期待値ＥＸＰである。
読み出しアドレス生成手段１２はプログラムカウンタＰＣと演算器ＡＬＵとによって構成される。プログラムカウンタＰＣが示すプログラム格納メモリ１１の読み出しアドレスに対して、次のテスト周期用にプログラム格納メモリ１１から読み出されるマイクロプログラムに書き込まれている読み出し制御命令ＰＣ−Ｃに従って、加算或いは減算等の演算を施し、その演算結果によりプログラムカウンタＰＣの値を順次更新する。
【０００７】
印加アドレス生成手段１３と、マスクデータ生成手段１４、パターンデータ生成手段１５はそれぞれ演算器ＡＬＵと、レジスタＲＧとによって構成される。印加アドレスデータＸＢ、マスクデータＭＤ、パターンデータＴＰとして出力する各々のレジスタＲＧが示す値に対して、次のテスト周期用にプログラム格納メモリ１１から読み出されるマイクロプログラムに書き込まれている読み出し制御命令ＸＢ−Ｃ，ＭＤ−Ｃ，ＴＰ−Ｃに従って、加算或いは減算等の演算を施し、その演算結果により各々のレジスタＲＧの値を順次更新する。
【０００８】
印加アドレスデータＸＢとパターンデータＴＰは、波形整形器１１４で被試験メモリ１１９の仕様に合致した波形を持つ信号に変換され、被試験メモリ１１９に印加される。被試験メモリ１１９の読み出しと書き込みの制御命令ＲとＷはプログラム格納メモリ１１から直接読み出され、波形整形器１１４で同様に被試験メモリ１１９の仕様に合致した波形を持つ信号に変換され、被試験メモリ１１９に印加される。
【０００９】
ここで、マスクデータ生成手段１４で生成するマスクデータＭＤについて説明する。メモリ試験の試験項目の一つに例えば隣接するメモリセル相互の干渉を試験する項目がある。この試験は各アドレスのメモリセルのすべてに「１」を書き込み、初期化した後に１ビットおきにマスクを掛け、マスクしたビットのメモリセルに関しては書き込みを禁止し、隣接するビットのメモリセルに対してのみデータをすべて反転した「０」に書き換え、その後にすべてのビットのデータを読み出して期待値と比較し、マスクしたビットのメモリセルの記憶が前回書き込んだ「１」論理を維持しているか否かを試験する。このような試験をビットマスク書き込み試験と称している。
【００１０】
ビットマスク書き込み試験を行うための、期待値生成手段にはマスクデータＭＤによりマスクしたビットは前回書き込んだデータを生成し、マスクしないビットは書き換え後のデータを生成することが要求される。
この要求を簡単に満たすために期待値生成手段１６には工夫が施されている。つまり期待値生成手段１６は例えば極性反転器ＩＮＶと、排他的論理和回路ＥＯＲとによって構成され、マスクデータＭＤを極性反転器ＩＮＶを通じて排他的論理和回路ＥＯＲのいっぽうの入力端子に供給し、排他的論理和回路ＥＯＲの他方の入力端子にはパターンデータ生成手段１５が出力するパターンデータＴＰを入力する。図７では１ビット分の構成で表示しているが、極性反転器ＩＮＶと排他的論理和回路ＥＯＲは少なくともマスクデータＭＤ及びパターンデータＴＰのビット数と同じ数だけ設けられる。
【００１１】
マスクデータＭＤによりマスクをかけて被試験メモリ１１９に書き込みを行い、その結果を被試験メモリ１１９から読み出す際にはマルチプレクサ１７は制御信号ＥＸＰ−Ｓが例えば「１」論理に反転することにより期待値生成手段１６で生成される期待値ＥＸＰを選択して出力する。この期待値ＥＸＰを論理比較器１１５に入力する。
マスクデータＭＤはマスクするビット（書き込みを禁止するビット）に「０」論理が与えられ、非マスクのビット（書き込みを許可するビット）には「１」論理が与えられる。「０」論理が与えられたビットのマスクデータＭＤは期待値生成手段１６ではパターンデータＴＰを極性反転させる信号として動作し、「１」論理が与えられたマスクデータＭＤは期待値生成手段１６ではパターンデータＴＰをそのままの極性で出力する信号として動作する。
【００１２】
従って、期待値生成手段１６ではマスクしたビットに対応するビットのパターンデータＴＰは極性反転されて期待値として出力され、非マスクに対応するビットのパターンデータＴＰはそのままの極性で期待値として出力される。
この結果、例えば初期化時にすべてのビットに「０」を書き込み、次に１ビットおきにマスクをかけて全ビットに「１」論理のパターン信号を印加して書き込みを行った場合には、試験メモリ１１９には非マスクのビットに「１」論理が書き込まれ、マスクしたビットには「０」論理が書き込まれているはずである。従って、期待値生成手段１６には全ビットが「１」論理のパターン信号ＴＰと書き込み時に用いたマスクデータＭＤとを入力することにより、期待値ＥＸＰには被試験メモリ１１９に書き込まれているはずのデータと同じデータが得られ、正しく期待値として発生させることができる。
【００１３】
図８にその様子を示す。図８に示すＡ欄は初期化の書き込みの様子を示す。この例では書き込みアドレス＃０において全ビットに書き込みを許可するオール「１」のマスクデータを与え、オール「０」のパターンを書き込んだ状態を示す。
図８に示すＢ欄は１ビットごとにマスクをかけてアドレス＃０に書き込みを行った状態を示す。（以下ではこれをビットマスクと称す。）マスクデータＭＤとしては「１０１０１０１０・・・」とする１ビットおきに「１」と「０」が繰り返されるデータとした場合を示す。また、パターンデータＴＰをオール「１」に反転させ、マルチプレクサ１７で選択し、信号ＤＴとして被試験メモリに書き込む。
【００１４】
被試験メモリにはマスクデータＭＤが「１」論理のビットに対して「１」論理が書き込まれ、マスクデータＭＤが「０」論理のビットは初期化時に書き込んだ「０」論理が記憶されている。
図８に示すＣ欄はマスクをかけて被試験メモリに書き込みを行った後に、読み出しを行い、その読み出しデータＲＤが初期値と一致していることを説明する図である。
【００１５】
読み出し時には書き込み時に用いたマスクデータＭＤとパターンデータＴＰとを期待値生成手段１６に入力し、期待値データＥＸＰ（図８Ｃ欄の８段目）を発生させる。マスクデータＭＤはこの例では「１」と「０」が交互に繰り返されるデータであり、パターンデータＴＰはオール「１」のデータである。従って、期待値生成手段１６から出力され、マルチプレクサ１７で選択されて出力される期待値データＥＸＰはマスクデータＭＤと同じ「１」と「０」が交互に繰り返されるデータとなる。この期待値データＥＸＰは被試験メモリから読み出されるデータ（図８欄の最下段）ＲＤと一致し、正しく期待値を発生させることができることが理解されよう。
【００１６】
尚、図８に示すＩｎｖａｌｉｄとは意味のない信号であることを表している。つまり、図８の例では被試験メモリ側ではマスクデータＭＤはまったく使用されないデータであることを示している。以下、図１１乃至図１４でも同様の意味で用いられる。
以上は外部からアクセスしたアドレスとメモリ内部のアドレスとが一対一で対応しているメモリの場合の期待値の発生方法である。ところでメモリの大容量化と高速の書き込み及び読み出しを行うことを目的として、外部から与えたアドレスをスタートアドレスとしてメモリの内部で定められたメモリ空間内を連続的に＋１ずつアクセスするバーストアドレスを発生し、このバーストアドレス空間内に外部から注入したデータを書き込み、また、読み出すバーストタイプのメモリが開発されている。このバーストタイプのメモリの場合、並列データとして印加したマスクデータによりバーストタイプのメモリ内部では生成されるバーストアドレスに対応した８〜９ビットを１バイトとして各バイトごとに書き込みをマスクする機能（以下バイトマスク書き込み機能と称す）が付加されている。
【００１７】
図９を用いてバーストタイプのメモリの概略の動作及びバイトマスク書き込み機能の動作を説明する。図９Ａはバーストタイプのメモリに与えるクロック信号ＣＬＯＣＫ、図９Ｂに示すＣＯＬ０〜ＣＯＬ４はアクセスするスタートアドレス信号及び書き込み、読み出しを制御する制御信号、マスクデータ等を入力する制御ピンの名称、図９Ｃと図９Ｄに示すＤＱＡ０〜ＤＱＡ８とＤＱＢ０〜ＤＱＢ８は書き込みデータ信号と読み出しデータ信号を入力し、出力させるデータ入出力ピンの名称を示す。
【００１８】
制御ピンＣＯＬ０〜ＣＯＬ４には制御命令及びスタートアドレス等を入力する制御用パケットＣＯＬＣと、マスクデータを入力するマスク用パケットＣＯＬＭとが入力される。制御用パケットＣＯＬＣではＳ＝１によりメモリにはスタートアドレスを入力するパケットＣＯＬＣであることを認識させる。パケットＣＯＬＣに含まれるＣＯＰ０〜ＣＯＰ３により、書き込みと読み出し等の動作を指定する。このときのスタートアドレスはＣ０〜Ｃ５によって指定する。その他の制御信号としてデバイス認識のための制御信号。バンク指定のための制御信号等を必要とするが、これらは発明と特に関係しないからここではその説明を省略する。
【００１９】
マスク用パケットＣＯＬＭではＭ＝１によりメモリにはマスクデータを入力するパケットであることを認識させる。マスクデータＭＡ０〜ＭＡ７、及びＭＢ０〜ＭＢ７はそれぞれここでは、９ビットのパケット信号形式のマスクデータであることを示す。
データ入出力ピンＤＱＡ０〜ＤＱＡ８とＤＱＢ０〜ＤＱＢ８にはここでは並列パターンデータＤＱＡとＤＱＢを入力した場合を示す。並列パターンデータＤＱＡとＤＱＢは、それぞれメモリの内部で発生するバーストアドレス＃０〜＃７に書き込まれる。ここでは８アドレス分のデータを入力する。
【００２０】
並列パターンデータＤＱＡ、ＤＱＢを構成するＷＡ００〜ＷＡ８０及びＷＢ００〜ＷＢ８０はそれぞれ９ビットを１バイトとする並列パターンデータを示す。この並列パターンデータが時系列上に配列されて並列パターンデータ列としてメモリに入力される。
バーストアドレス＃０〜＃７とマスクデータＭＡ０〜ＭＡ７、ＭＢ０〜ＭＢ７及び各バーストアドレス＃０〜＃７に書き込む並列パターンデータとの関係を図１０に示す。バーストアドレス＃０に割り当てられたマスクデータＭＡ０、ＭＢ０が「１」論理であるか「０」論理であるかによってバーストアドレス＃０に書き込まれる並列パターンデータＷＡ００〜ＷＡ８０とＷＢ００〜ＷＢ８０がバイト単位でマスクされるか否かが決定される。
【００２１】
つまり、マスクデータＭＡ０が「１」論理であれば並列パターンデータＷＡ００〜ＷＡ８０は書き込みを許可され、マスクデータＭＢ０が「０」論理であれば並列パターンデータＷＢ００〜ＷＢ８０は書き込みを禁止される。他のバーストアドレス＃１〜＃７も同様に各マスクデータＭＡ１〜ＭＡ７及びＭＢ１〜ＭＢ７の各論理値によりバイト単位でマスク動作が制御される。
このように、バーストタイプのメモリは内部でバーストアドレスを発生し、そのバーストアドレスに外部から時分割して入力した並列パターンデータ（ＷＡ００〜ＷＡ８０、ＷＢ００〜ＷＢ８０）、（ＷＡ０１〜ＷＡ８１、ＷＢ０１〜ＷＢ８１）・・・を順次書き込み、また別に制御ピンに入力したマスクデータＭＡ０〜ＭＡ７、ＭＢ０〜ＭＢ７によってメモリ自体が書き込みの禁止と許可を制御している。
【００２２】
【発明が解決しようとする課題】
従来のパターン発生器はバーストアドレスを認識していないため、この種のメモリを試験する場合にはパターン発生器において、マスクデータと書き込んだパターンデータとによって各バーストアドレス毎に期待値を発生させることができない不都合が生じる。
念のためにバーストタイプのメモリにおけるバイトマスク試験（バイト単位でマスクをかけて試験を行うこと）を想定して被試験メモリに書き込みを行った場合のパターン発生器と被試験メモリの動作状態を簡単に説明する。
【００２３】
図１１乃至図１４に、バーストタイプのメモリに対してバイトマスク書き込み、読み出し試験を行った場合のパターン発生器と、被試験メモリの動作状態を示す。
図１１は初期化の様子を示す。パターン発生器１１２の印加アドレス生成手段１３（図７参照）はスタートアドレスとして、ＸＢ＝＃０（図１１参照）を出力し、またマスクデータ生成手段１４はマスクデータＭＤとしては図１１に示す例では全ビット「１」論理である＃ＦＦＦＦを出力する。
【００２４】
尚、パターン発生器１１２から出力される印加アドレスＸＢとマスクデータＭＤはそれぞれ並列信号形式で出力されるが、この並列信号形式の印加アドレスＸＢとマスクデータＭＤは波形整形器１１４の内部で波形整形器１１４が持つピンセレクト機能により図９に示したパケットＣＯＬＣとＣＯＬＭに変換されて供給される。
被試験メモリ１１９のデータ入出力ピンＤＱＡ０〜ＤＱＡ８とＤＱＢ０〜ＤＱＢ８のそれぞれには連続した８アドレス分の初期化データＰＤｘ０〜ＰＤｘ７を順次入力する。ここで初期化データＰＤｘ０は図９と図１０に示したＷＡ００〜ＷＡ８０とＷＢ００〜ＷＢ８０に対応し、ＰＤｘ１はＷＡ０１〜ＷＡ８１、ＷＢ０１〜ＷＢ８１に対応する。以下ＰＤｘ２〜ＰＤｘ７も同様に図９と図１０に示した各並列パターンデータＤＱＡとＤＱＢに対応する。
【００２５】
図１１はバイトマスク試験時の初期化パターンの発生の様子を示している。従って、パターン発生器１１２から出力された印加アドレスＸＢと、マスクデータＭＤ等の制御データは波形整形器１１４でパケット信号ＣＯＬＣとＣＯＬＭに変換されて被試験メモリ１１９に供給される。また並列パターンデータＰＤX ０〜ＰＤX ７もそのままマルチプレクサ１７を通じて波形整形器１１４に供給され、被試験メモリ１１９の仕様に合致した波形に変換されて被試験メモリ１１９に印加される。
【００２６】
図１２は図１１に示した初期化後の被試験メモリの状態を示す。マスクデータＭＤ＝＃ＦＦＦＦであることから、すべてのバイトに書き込みが許可され、被試験メモリの内部では各バーストアドレス＃０〜＃７のそれぞれに初期化データとしてＰＤＬ０〜ＰＤＬ７及びＰＤＵ０〜ＰＤＵ７が書き込まれる。
ここでＰＤＬ０〜ＰＤＬ７とＰＤＵ０〜ＰＤＵ７はそれぞれ図９と図１０に示した並列パターンデータＷＡ００〜ＷＡ８７とＷＢ００〜ＷＢ８７に対応する。つまり、ＰＤＬ０はＷＡ００〜ＷＡ８０に対応し、ＰＤＵ０はＷＢ００〜ＷＢ８０に対応し、並列パターンデータを下位側と上位側に１バイト単位に分離して表している。
【００２７】
図１３はバイトマスク試験時のバイトマスク書き込みパターン発生の様子を示す。バイトマスク書き込みではパターン発生器はスタートアドレスＸＢ＝＃０と並列マスクデータＭＤを発生する。図１３に示す例ではマスクデータＭＤとして「１」論理と「０」論理とが交互に混在するデータ＃ＡＡ５５を設定した場合を示す。
バイトマスク試験時のバイトマスク書き込みパターンとして並列パターンデータＷＤｘ０〜ＷＤｘ７を発生する。書き込みパターンとなる並列パターンデータＷＤｘ０〜ＷＤｘ７は図９に示したと同様に、各バーストアドレス＃０〜＃７に対応してＷＤｘ０（ＷＡ００〜ＷＡ８０、ＷＢ００〜ＷＢ８０）、ＷＤｘ１（ＷＡ０１〜ＷＡ８１、ＷＢ０１〜ＷＢ８１）・・・の順序で発生され、これらの書き込みパターンとなる並列パターンデータＷＤｘ０、ＷＤｘ１、ＷＤｘ２、ＷＤｘ３・・・がそのまま被試験メモリに信号ＤＴとして供給され書き込まれる。
【００２８】
図１４はバイトマスク書き込みを行った後の被試験メモリの記憶状況を示す。この例ではマスクデータＭＡ０が「１」、ＭＡ１が「０」ＭＡ２が「１」・・・のように１ビット毎に交互に「１」論理と「０」論理を繰り返すマスクデータとした場合を示す。従って、マスクデータとして「１」論理が与えられたビットに対応する並列パターンデータのバイトでは書き込みが許可され、記憶内容はＤＱＡピン側では、バーストアドレス＃０、＃２、＃４、＃６において、バイトマスク書き込み時に書き込んだＷＤＬ０、ＷＤＬ２、ＷＤＬ４、ＷＤＬ６に書き換えられ、他は初期化時に書き込んだＰＤＬ１、ＰＤＬ３、ＰＤＬ５、ＰＤＬ７、（図１２参照）に保持される。またＤＱＢピン側ではバーストアドレス＃１、＃３、＃５、＃７においてＷＤＵ１、ＷＤＵ３、ＷＤＵ５、ＷＤＵ７に書き換えられ、他は初期化時に書き込んだＰＤＵ０、ＰＤＵ２、ＰＤＵ４、ＰＤＵ６に保持される。
【００２９】
このように、バイト毎にマスクされて被試験メモリに書き込まれたデータを、被試験メモリから読み出し、期待値と比較する場合に、パターン発生器１１２から出力されるマスクデータＭＤ（ＭＡ０〜ＭＡ７、ＭＢ０〜ＭＢ７）は並列信号形式であり、バーストアドレスとは無関係に配列されているから、並列パターンデータＷＤｘ０〜ＷＤｘ７と並列信号形式のマスクデータとによって期待値を発生させることはできない。
【００３０】
この発明の目的は上述したようなバーストタイプのメモリを試験する場合に用いるパターン発生方法と、このパターン発生方法を用いて動作するパターン発生器、及びこのパターン発生器を用いたメモリ試験装置を提案しようとするものである。
【００３１】
【課題を解決するための手段】
この発明の請求項１では、被試験メモリに書き込むバイト単位の並列パターンデータを被試験メモリの内部で発生するバーストアドレスの順序に配列して構成された並列パターンデータを発生するパターンデータ生成手段と、このパターンデータ生成手段が出力する並列パターンデータ列をバイト単位でマスクするマスクデータを並列信号形式で発生するマスクデータ生成手段とを具備して構成されるパターン発生器において、
被試験メモリの内部で発生するバーストアドレスを生成するバーストアドレス生成手段を設け、このバーストアドレス生成手段が生成したバーストアドレスにより並列マスクデータを直列信号に変換し、この直列信号に変換した直列マスクデータの論理値に応じて、並列パターンデータの各バイトの論理値の極性を決定し、この極性が決定された並列パターンデータにより期待値データを生成するパターン発生方法を提案する。
【００３２】
この発明の請求項２では、被試験メモリに書き込むバイト単位の並列パターンデータを被試験メモリの内部で発生するバーストアドレスの順序に配列して構成された並列パターンデータ列を発生するパターンデータ生成手段と、このパターンデータ生成手段が出力する並列パターンデータをバイト単位でマスクするマスクデータを並列信号形式で発生するマスクデータ生成手段とを具備して構成されるパターン発生器において、
被試験メモリの内部で発生するバーストアドレスを生成するバーストアドレス生成手段と、バイトマスク初期化時に書き込んだ初期化データを生成する初期化データ生成手段とを設け、バーストアドレス生成手段が生成したバーストアドレスに従って並列マスクデータを直列信号に変換し、この直列マスクデータの各ビットの論理値に従ってパターンデータ生成手段が出力するパターンデータと初期化データの何れかを選択して取り出すパターン発生方法を提案する。
【００３３】
この発明の請求項３では、Ａ、被試験メモリに書き込むバイト単位の並列データが被試験メモリの内部に設けられたバーストアドレスの順序に従って時系列に配列して構成された並列パターンデータを発生するパターンデータ生成手段と、
このパターンデータ生成手段が発生する並列パターンデータをバイト単位でマスクするマスクデータを並列信号形式で発生するマスクデータ生成手段と、
を具備して構成されたパターン発生器において、
Ｂ、被試験メモリの内部で発生するバーストアドレスと等価なバーストアドレスを生成するバーストアドレス生成手段と、
Ｃ、このバーストアドレス生成手段が生成するバーストアドレスに従ってマスクデータ生成手段が発生する並列マスクデータを直列信号に変換する並列直列変換手段と、
Ｄ、この並列直列変換で変換された直列マスクデータの各ビットの論理値に応じてパターン発生手段で発生するバイト単位の並列パターンデータの論理値を反転するか否かを制御して期待値を生成する期待値生成手段と、
を付加して構成したパターン発生器を提案する。
【００３４】
この発明の請求項４では、Ａ、被試験メモリに書き込むバイト単位の並列データが被試験メモリの内部に設けられたバーストアドレスの順序に従って時系列に配列して構成された並列パターンデータを発生するパターンデータ生成手段と、
このパターンデータ生成手段が発生する並列パターンデータをバイト単位でマスクするマスクデータを並列信号形式で発生するマスクデータ生成手段と、
を具備して構成されたパターン発生器において、
Ｂ、被試験メモリの内部で発生するバーストアドレスと等価なバーストアドレスを生成するバーストアドレス生成手段と、
Ｃ、このバーストアドレス生成手段が生成するバーストアドレスに従ってマスクデータ生成手段が発生する並列マスクデータを直列信号に変換する並列直列変換手段と、
Ｄ、パターンデータ生成手段とは別にバイトマスク試験の初期化時に被試験メモリに書き込む初期化データを生成する初期化データ生成手段と、
Ｅ、並列直列変換手段から出力される直列マスクデータの各ビットの論理に応じてパターンデータ生成手段が出力する並列パターンデータと初期化データ生成手段が出力する初期化データの何れか一方を選択することによって期待値を生成する期待値生成手段と、
を付加して構成したパターン発生器を提案する。
【００３５】
この発明の請求項５では、請求項３記載のパターン発生器において、期待値生成手段を直列信号に変換された直列マスクデータの各ビットの論理値が、一方の論理値で並列パターンデータの論理値をバイト単位で反転させて出力し、他方の論理値で並列パターンデータの論理値をバイト単位でそのまま出力する論理演算回路によって構成したパターン発生器を提案する。
この発明の請求項６では、請求項４記載のパターン発生器において、期待値生成手段を直列信号に変換された直列マスクデータの各ビットの論理値が、一方の論理値でパターンデータ生成手段が出力する並列パターンデータを選択して出力し、他方の論理値で初期化データ生成手段が出力する初期化データを選択して出力するマルチプレクサによって構成したパターン発生器を提案する。
【００３６】
この発明の請求項７では、請求項３記載のパターン発生器と、
このパターン発生器がバイト単位で発生する並列パターンデータと並列信号形式のマスクデータとが供給されて被試験メモリにこの被試験メモリの仕様に合致した波形の試験パターン信号と被試験メモリの仕様に合致したパケット信号に変換されたマスク信号を入力する波形整型器と、
被試験メモリから読み出される読み出しデータと期待値生成手段が生成する期待値とを論理比較する論理比較器と、
を具備して構成したメモリ試験装置を提案する。
【００３７】
この発明の請求項８では、請求項４記載のパターン発生器と、
このパターン発生器がバイト単位で発生する並列パターンデータと並列信号形式のマスクデータとが供給されて被試験メモリにこの被試験メモリの仕様に合致した波形を持つ試験パターン信号と被試験メモリの仕様に合致したパケット信号に変換されたマスク信号を入力する波形整型器と、
被試験メモリから読み出される読み出しデータと期待値生成手段が生成する期待値とを論理比較する論理比較器と、
を具備して構成したメモリ試験装置を提案する。
【００３８】
【作用】
この発明の請求項１で提案したパターン発生方法及び請求項３及び５で提案したパターン発生器によればパターン発生器側でバーストアドレスを生成し、このバーストアドレスによりパターン発生器から出力される並列マスクデータを直列信号形式に変換し、この直列マスクデータの各ビットの論理値に応じて並列パターンデータの各バイトのデータを極性反転するか否かを制御することによってバイトマスク制御した時と等価な期待値を生成するから、従来とほぼ同等の構成によって正しい期待値を発生させることができる。
【００３９】
請求項２で提案するパターン発生方法及び請求項４と６で提案するパターン発生器によればパターン発生器側でバーストアドレスを生成させ、このバーストアドレスに従って並列データ形式のマスクデータを直列マスクデータに変換すると共にバイトマスク試験の開始時に被試験メモリに書き込んだ初期化データを生成する初期化データ生成手段を設け、直列マスクデータの各ビットの論理値に従って、パターンデータ生成手段が生成する並列パターンデータか又は初期化データ生成手段が生成する初期化データの何れか一方を選択して期待値を生成するから、バイトマスク書き込み時の書き込みデータを初期化データの反転データとしない場合でも期待値の生成を容易に行うことができる利点が得られる。
【００４０】
【発明の実施の形態】
図１にこの発明の請求項３と５で提案するパターン発生器の一実施例を示す。この実施例を説明することにより請求項１で提案するパターン発生方法も説明することにする。
尚、図１において、図７と対応する部分には同一符号を付し、その重複説明は省略するが、この発明ではバーストアドレス生成手段１８と、並列直列変換手段１９とを設けた構成を特徴とするものである。
【００４１】
バーストアドレス生成部１８は印加アドレス生成手段１３が生成する印加アドレスＸＢの中から下位のビット側に付加されて生成された例えば３ビットのバーストアドレス部分を抽出し、このバーストアドレス生成部１８において、＃０〜＃７のバーストアドレスを生成する。
バーストアドレス生成部１８で生成したバーストアドレス＃０〜＃７は並列直列変換手段１９に供給され、各バーストアドレス＃０〜＃７毎にマスクデータ生成手段１４で生成される並列信号形式のマスクデータを直列信号形式のマスクデータＢＭＤ１とＢＭＤ２に変換する。
【００４２】
図９で説明したように、ここでもデータ入力出力ピンＤＱＡＯ〜ＤＱＡ８及びＤＱＢ０〜ＤＱＢ８のそれぞれに９ビットを１バイトとする並列パターンデータ（ＷＡ００〜ＷＡ８０、ＷＢ００〜ＷＢ８０）の２バイトずつをバーストアドレス＃０〜＃７毎に書き込む例で説明する。従って、被試験メモリの内部ではデータ入出力ピンＤＱＡ０〜ＤＱＡ８とＤＱＢ０〜ＤＱＢ８に供給した各並列パターンデータ（ＷＡ００〜ＷＡ８０、ＷＢ００〜ＷＢ８０）、の２バイトをバイト単位でマスクするか否かを制御して書き込みを行っている。従って、パターン発生器１１２側でもバーストアドレス＃０〜＃７の各アドレス毎に直列マスクデータＢＭＤ１とＢＭＤ２ビットのマスクデータを生成する。つまり、図９に示したマスク用パケットＣＯＬＭの中の並列マスクデータＭＡ０〜ＭＡ７とＭＢ０〜ＭＢ７のそれぞれを１ビット毎の直列信号形式のバイトマスクデータＢＭＤ１とＢＭＤ２に変換する。
【００４３】
図２に並列直列変換手段１９の一例を示す。図２に示す例ではＸ０〜Ｘ７の８個の入力端子を具備したセレクタ１９Ａ、１９Ｂと、これらのセレクタ１９Ａ、１９Ｂの各入力端子Ｘ０〜Ｘ７に接続した８×２個のビットセレクタＤＳ１−０〜ＤＳ１−７、ＤＳ２−０〜ＤＳ２−７と、これらのビットセレクタＤＳ１−０〜ＤＳ１−７及びＤＳ２−０〜ＤＳ２−７のそれぞれにどのビットのデータを選択させるかを設定するレジスタＲＧ１−０〜ＲＧ１−７、ＲＧ２−０〜ＲＧ２−７とによって構成した場合を示す。
【００４４】
ビットセレクタＤＳ１−０〜ＤＳ１〜７およびＤＳ２−０〜ＤＳ２−７のそれぞれは１６個の入力端子Ｊ０〜Ｊ１５を具備し、これら１６個の入力端子Ｊ０〜Ｊ１５に１６ビットの並列マスクデータＭＡ０〜ＭＡ７及びＭＢ０〜ＭＢ７を入力する。つまり、ここでは例えば入力端子Ｊ０〜Ｊ７に並列マスクデータＭＡ０〜ＭＡ７（図９、図１０参照）を入力し、入力端子Ｊ８〜Ｊ１５に並列マスクデータＭＢ０〜ＭＢ７を入力する。
【００４５】
レジスタＲＧ１−０〜ＲＧ１−７及びＲＧ２−０からＲＧ２−７にはビットセレクタＤＳ１−０〜ＤＳ１〜７とＤＳ２−０〜ＤＳ２−７のそれぞれにどのビットを選択して出力するかを決定するための設定値を記憶させる。
セレクタ１９Ａと１９Ｂは、バーストアドレス＃０〜＃７が入力される毎に入力端子Ｘ０〜Ｘ７を順次切り替えて選択する。つまり、バーストアドレス＃０の時は入力端子Ｘ０を選択し、バーストアドレス＃１の時は入力端子Ｘ１を選択し、バーストアドレス＃２の時は入力端子Ｘ２を選択することを繰り返す。
【００４６】
従って、バーストアドレスが＃０〜＃７に＋１ずつ歩進する毎にセレクタ１９Ａと１９ＢはビットセレクタＤＳ１−０〜ＤＳ１−７とＤＳ２−０〜ＤＳ２−７が選択している並列マスクデータＭＡ０〜ＭＡ７の中の何れかの１ビット及びＭＢ０〜ＭＢ７の中の何れかの１ビットを選択して直列マスクデータＢＭＤ１とＢＭＤ２を出力する。
並列直列変換手段１９から出力された直列マスクデータＢＭＤ１とＢＭＤ２を期待値生成手段１６に供給する。期待値生成手段１６は１８ビットのパターンデータＴＰを出力するが、ここでは上位９ビットと下位９ビットを１バイト単位に分割し、一方のバイトのパターンデータＷＤＵ０〜ＷＤＵ７とＷＤＬ０〜ＷＤＬ７をそれぞれ期待値生成手段１６を構成する２個の排他的論理和回路ＥＯＲの各一方の入力端子に供給する。
【００４７】
直列マスクデータＢＭＤ１とＢＭＤ２はインバータＩＮＶを通じて排他的論理和回路ＥＯＲの各他方の入力端子に供給する。
尚、この図１に示す実施例でも１バイト分の構成を１個のインバータＩＮＶと排他的論理和回路ＥＯＲで示しているが、現実にはこの例では９個のインバータと９個の排他的論理和回路によって１バイト分の期待値生成手段１６が構成される。
【００４８】
このように構成することによってパターンデータ生成手段１５が出力する上位側の１バイトのパターンデータＷＤＵ０〜ＷＤＵ７と、下位側のパターンデータＷＤＬ０〜ＷＤＬ７は直列信号形式に変換されたマスクデータＢＭＤ２とＢＭＤ１の論理値によって極性反転されるか否かが制御され、図７で説明したと同様に期待値生成手段１６期待値が生成される。
図３にその様子を示す。図３では全ビットが「１」論理のマスクデータを生成した状態で全ビットが「０」論理のデータを書き込んで初期化がすまされたものとして示している。マスクデータとして「１」と「０」が１ビットおきに交互に配置される＃ＡＡ５５を設置し、このときパターンデータ生成手段１５は書き込みデータとしてＷＤｘ０〜ＷＤｘ７を各バーストアドレス＃０〜＃７に生成し、この書き込みデータＷＤｘ０〜ＷＤｘ７を、各バーストアドレス＃０〜＃７毎に生成し、この書き込みデータＷＤｘ０〜ＷＤｘ７を被試験メモリ１１９に書き込む。
【００４９】
マスクデータＣＯＬＭが＃ＡＡ５５であることから直列信号形式のマスクデータＢＭＤ１とＢＭＤ２はＭＡ０が「１」、ＭＡ１が「０」、ＭＡ２が「１」、ＭＡ３が「０」・・・、ＭＢ０が「０」、ＭＢ１が「１」、ＭＢ２が「０」、ＭＢ３が「１」・・・の様に交互に「１」と「０」が繰り返される。
この結果、バーストアドレスが＃０の時、マスクデータＭＡ０が「１」、ＭＢ０が「０」であることから、書き込みデータＷＤｘ０の中の下位側の１バイトＷＤＬ０は、そのまま被試験メモリ１１９に書き込まれ、上位側の１バイトＷＤＵ０は書き込みが禁止されて初期化時に書き込んだ初期化データが書き込まれている。従って、期待値ＥＸＰとしてはインバータＩＮＶと排他的論理和回路ＥＯＲの動作により図３のバーストアドレス＃０に示すように下位側はＷＤＬ０がそのまま出力され、上位側の１バイトは極性反転された／ＷＤＵ０が生成される。バーストアドレス＃１ではマスクデータＭＡ１が「０」、ＭＢ１が「１」であるから下位側の期待値は書き込みデータＷＤｘ１の下位側の１バイトＷＤＬ１を極性反転した／ＷＤＬ１を発生し、上位側の１バイトＷＤＵ１はそのままの極性で生成される。このようにして、各バーストアドレス毎にマスクデータＢＭＤ１とＢＭＤ２の各論理値に従って正しい期待値を生成することができる。
【００５０】
図４は並列直列変換手段１９の他の実施例を示す。この実施例では、１６個の入力端子Ｘ０〜Ｘ１５を具備した２個のセレクタ１９Ａ、１９Ｂと、７個の入力端子Ｊ０〜Ｊ７を具備した２個のセレクタＳＥ１、ＳＥ２と、この２個のセレクタＳＥ１とＳＥ２の各入力端子Ｊ０〜Ｊ７に接続した８×２個のレジスタＲＧ１−０〜ＲＧ１−７、ＲＧ２−０〜ＲＧ２−７とによって並列直列変換手段１９を構成した場合を示す。
【００５１】
レジスタＲＧ１−０〜ＲＧ１−７とＲＧ２−０〜ＲＧ２−７にはビット選択値を設定する。セレクタＳＥ１とＳＥ２はこれらレジスタＲＧ１−０〜ＲＧ１−７とＲＧ２−０〜ＲＧ２−７に設定したビット選択値をバーストアドレスが＃０〜＃７を＋１ずつ歩進するに従って順次選択し、セレクタ１９Ａと１９Ｂに入力する。セレクタ１９Ａと１９Ｂはこのビット選択値に従って入力端子Ｘ０〜Ｘ１５の何れか一つのビットを選択して出力する。
【００５２】
つまり、セレクタ１９Ａは例えば入力端子Ｘ０〜Ｘ１５の中のＸ０〜Ｘ７に供給される並列マスクデータＭＡ０〜ＭＡ７の何れかの１ビットを選択し、セレクタ１９Ｂは入力端子Ｘ０〜Ｘ１５の中のＸ８〜Ｘ１５に入力されるマスクデータＭＢ０〜ＭＢ７の何れかの１ビットを選択して直列信号ＢＭＤ１とＢＭＤ２として出力する。
この図４に示す並列直列変換手段１９によっても、バーストアドレス＃０〜＃７の変化に従ってマスクデータＭＡ０〜ＭＡ７とＭＢ０〜ＭＢ７が直列マスクデータＢＭＤ１とＢＭＤ２に変換されて出力され、この直列マスクデータＢＭＤ１とＢＭＤ２により正しい期待値を発生させることができる。
【００５３】
図５はこの発明の請求項４と６で提案するパターン発生器の実施例を示す。この実施例により請求項２で提案するパターン発生方法をも説明することにする。
この実施例ではパターンデータ生成手段１５とは別に、このパターンデータ生成手段１５と同等の構成の初期化データ生成手段２１を設け、この初期化データ生成手段２１からバイトマスク試験の開始時に被試験メモリ１１９に書き込む初期化データＳＤＬ０〜ＳＤＬ７及びＳＤＵ０〜ＳＤＵ７を生成させる。
【００５４】
初期化後、並列マスクデータＭＡ０〜ＭＡ７、ＭＢ０〜ＭＢ７と並列パターンデータＷＤＬ０〜ＷＤＬ７、ＷＤＵ０〜ＷＤＵ７をマスクデータ生成手段１４とパターンデータ生成手段１５から出力し、並列マスクデータに従って被試験メモリ１１９に書き込みを行う。
その後、その並列マスクデータＭＡ０〜ＭＡ７、ＭＢ０〜ＭＢ７を並列直列変換手段１９に入力し、直列マスクデータＢＭＤ１とＢＭＤ２を生成する。この直列マスクデータＢＭＤ１とＢＭＤ２によりマルチプレクサ２２と２３を切替制御し、マスクデータＢＭＤ１と、ＢＭＤ２が「１」論理の場合は、その「１」論理が与えられたマルチプレクサ２２又は２３の何れか一方、又は双方をパターンデータ生成手段１５側に切替え、初期化後に書き込みを許可されたバイト側はパターンデータ生成手段１５が出力する並列パターンデータＷＤＬ０〜ＷＤＬ７、ＷＤＵ０〜ＷＤＵ７の中の何れかのバイトを期待値として出力させる。
【００５５】
マスクデータＢＭ１、ＢＭ２が「０」論理の場合はその対応するバイト側の「０」論理のマスクデータに対応するバイト側のデータは書き込みが禁止されているから、マルチプレクサ２２と２３は初期化データ生成手段２１側に切替えられ、初期化データ生成手段２１から出力される初期化データＳＤＬ０〜ＳＤＬ７の何れかのバイト又はＳＤＵ０〜ＳＤＵ７の何れかのバイトを選択して期待値として出力させる。
【００５６】
従って、この実施例によれば初期化データＳＤＬ０〜ＳＤＬ７及びＳＤＵ０〜ＳＤＵ７は必ずしも全ビットが「０」論理又は全ビットが「１」論理のパターンである必要はなく、また初期化後に書き込むパターンも初期化データの反転したパターンに限らなくても、正確に期待値を生成させることができる利点が得られる。
また、図１及び図５に示したパターン発生器１１２を用いたメモリ試験装置によればバーストアドレスを内部で発生させるメモリに対しても正しい期待値を発生させることができ、バースト動作するメモリを試験することができる。
【００５７】
【発明の効果】
以上説明したように、この発明によればパターン発生器側でバーストアドレスを発生させ、このバーストアドレスに従って並列マスクデータを直列マスクデータに変換し、この直列マスクデータの論理値に従って、パターンデータの極性を制御するか又は初期化データと初期化後に書き込みを行ったデータの何れかを選択することにより各バーストアドレス毎に正しい期待値を発生させることができる。この結果、バースト動作するメモリを容易に試験することができることになる。
【図面の簡単な説明】
【図１】この発明の請求項１で提案するパターン発生方法で動作し、請求項３及び５で提案するパターン発生器の一実施例を説明するためのブロック図。
【図２】図１に示した実施例で用いられた並列直列変換手段の一例を説明するためのブロック図。
【図３】図１に示したこの発明によるパターン発生器の動作を説明するための図。
【図４】図２に示した並列直列変換手段の変形実施例を説明するためのブロック図。
【図５】この発明の請求項２で提案するパターン発生方法で動作し、請求項４及び６で提案するパターン発生器の実施例を説明するためのブロック図。
【図６】従来のメモリ試験装置の全体の構成を説明するためのブロック図。
【図７】従来のメモリ試験装置に用いられているパターン発生器の構成及び動作を説明するためのブロック図。
【図８】従来のパターン発生器における期待値の発生方法を説明するための図。
【図９】新たに開発されたバースト動作するメモリに印加する制御信号及び書き込みデータの形態を説明するためのタイミングチャート。
【図１０】図９に示した書き込みデータ及びマスクデータとバーストアドレスとの関係を説明するための図。
【図１１】バースト動作するメモリのバイトマスク試験時の初期化パターンの形態を説明するための図。
【図１２】バースト動作するメモリのバイトマスク試験初期化時のメモリの状態を説明するための図。
【図１３】バースト動作するメモリのバイトマスク書き込みパターンの発生状況を説明するための図。
【図１４】バースト動作するメモリのバイトマスク書き込み時の被試験メモリの状態を説明するための図。
【符号の説明】
１１１ 主制御器
１１２ パターン発生器
１１３ タイミング発生器
１１４ 波形整形器
１１５ 論理比較器
１１６ ドライバ
１１７ アナログ比較器
１１８ 不良解析メモリ
１１９ 被試験メモリ
１２１ 論理振幅基準電圧源
１２２ 比較基準電圧源
１２３ デバイス電源
１１ プログラム格納メモリ
１２ 読み出しアドレス生成手段
１３ 印加アドレス生成手段
１４ マスクデータ生成手段
１５ パターンデータ生成手段
１６ 期待値生成手段
１７ マルチプレクサ
１８ バーストアドレス生成手段
１９ 並列直列変換手段
２１ 初期化データ生成手段
２２、２３ マルチプレクサ
ＭＡ０〜ＭＡ７、ＭＢ０〜ＭＢ７ 並列マスクデータ
ＢＭＤ１、ＢＭＤ２ 直列マスクデータ
【発明の属する技術分野】
この発明はたとえば半導体集積回路で構成されるメモリを試験するメモリ試験装置に関し、特にスタートアドレスを与えることによりメモリの内部でバーストアドレスを発生し、高速で書き込み及び読み出しを可能としたメモリを試験する場合に用いるパターン発生方法およびこのパターン発生方法を用いたパターン発生器・メモリ試験装置に関する。
【０００２】
【従来の技術】
図６にＩＣ試験装置の概略の構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２、タイミング発生器１１３、波形整形器１１４、論理比較器１１５、ドライバ１１６、アナログ比較器１１７、不良解析メモリ１１８、論理振幅基準電圧源１２１、比較基準電圧源１２２、デバイス電源１２３等により構成される。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムに従ってパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータを発生させ、この試験パターンデータを波形整形器１１４で被試験メモリ１１９の仕様に合致した波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ１１６を通じて被試験メモリ１１９に印加し記憶させる。
【０００４】
被試験メモリ１１９から読み出した応答信号はアナログ比較器１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生ごとに不良解析メモリ１１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
図７にパターン発生器１１２の内部の概略の構成を示す。パターン発生器１１２はパターン発生用のマイクロプログラムを格納したプログラム格納メモリ１１と、このプログラム格納メモリ１１を読み出すアドレスを決定する読み出しアドレス生成手段１２と、被試験メモリ１１９に印加するアドレスデータを生成する印加アドレス生成手段１３と、被試験メモリ１１９に書き込む試験パターン信号をビットごとにマスクするマスクデータＭＤを生成するマスクデータ生成手段１４と、パターンデータＴＰを生成するパターンデータ生成手段１５と、パターンデータＴＰとマスクデータＭＤとによって論理比較器１１５に供給する期待値を生成する期待値生成手段１６と、パターンデータ生成手段１５が生成するパターンデータＴＰと期待値生成手段１６が生成する期待値の何れか一方を選択して出力するマルチプレクサ１７とによって構成される。
【０００６】
尚、図７に示す例及び以下に説明する動作説明ではマルチプレクサ１７の出力をＤＴと表示することにする。従って、ＤＴは被試験メモリ１１９に書き込むタイミングではパターンデータＴＰであり、読み出しのタイミングでは期待値ＥＸＰである。
読み出しアドレス生成手段１２はプログラムカウンタＰＣと演算器ＡＬＵとによって構成される。プログラムカウンタＰＣが示すプログラム格納メモリ１１の読み出しアドレスに対して、次のテスト周期用にプログラム格納メモリ１１から読み出されるマイクロプログラムに書き込まれている読み出し制御命令ＰＣ−Ｃに従って、加算或いは減算等の演算を施し、その演算結果によりプログラムカウンタＰＣの値を順次更新する。
【０００７】
印加アドレス生成手段１３と、マスクデータ生成手段１４、パターンデータ生成手段１５はそれぞれ演算器ＡＬＵと、レジスタＲＧとによって構成される。印加アドレスデータＸＢ、マスクデータＭＤ、パターンデータＴＰとして出力する各々のレジスタＲＧが示す値に対して、次のテスト周期用にプログラム格納メモリ１１から読み出されるマイクロプログラムに書き込まれている読み出し制御命令ＸＢ−Ｃ，ＭＤ−Ｃ，ＴＰ−Ｃに従って、加算或いは減算等の演算を施し、その演算結果により各々のレジスタＲＧの値を順次更新する。
【０００８】
印加アドレスデータＸＢとパターンデータＴＰは、波形整形器１１４で被試験メモリ１１９の仕様に合致した波形を持つ信号に変換され、被試験メモリ１１９に印加される。被試験メモリ１１９の読み出しと書き込みの制御命令ＲとＷはプログラム格納メモリ１１から直接読み出され、波形整形器１１４で同様に被試験メモリ１１９の仕様に合致した波形を持つ信号に変換され、被試験メモリ１１９に印加される。
【０００９】
ここで、マスクデータ生成手段１４で生成するマスクデータＭＤについて説明する。メモリ試験の試験項目の一つに例えば隣接するメモリセル相互の干渉を試験する項目がある。この試験は各アドレスのメモリセルのすべてに「１」を書き込み、初期化した後に１ビットおきにマスクを掛け、マスクしたビットのメモリセルに関しては書き込みを禁止し、隣接するビットのメモリセルに対してのみデータをすべて反転した「０」に書き換え、その後にすべてのビットのデータを読み出して期待値と比較し、マスクしたビットのメモリセルの記憶が前回書き込んだ「１」論理を維持しているか否かを試験する。このような試験をビットマスク書き込み試験と称している。
【００１０】
ビットマスク書き込み試験を行うための、期待値生成手段にはマスクデータＭＤによりマスクしたビットは前回書き込んだデータを生成し、マスクしないビットは書き換え後のデータを生成することが要求される。
この要求を簡単に満たすために期待値生成手段１６には工夫が施されている。つまり期待値生成手段１６は例えば極性反転器ＩＮＶと、排他的論理和回路ＥＯＲとによって構成され、マスクデータＭＤを極性反転器ＩＮＶを通じて排他的論理和回路ＥＯＲのいっぽうの入力端子に供給し、排他的論理和回路ＥＯＲの他方の入力端子にはパターンデータ生成手段１５が出力するパターンデータＴＰを入力する。図７では１ビット分の構成で表示しているが、極性反転器ＩＮＶと排他的論理和回路ＥＯＲは少なくともマスクデータＭＤ及びパターンデータＴＰのビット数と同じ数だけ設けられる。
【００１１】
マスクデータＭＤによりマスクをかけて被試験メモリ１１９に書き込みを行い、その結果を被試験メモリ１１９から読み出す際にはマルチプレクサ１７は制御信号ＥＸＰ−Ｓが例えば「１」論理に反転することにより期待値生成手段１６で生成される期待値ＥＸＰを選択して出力する。この期待値ＥＸＰを論理比較器１１５に入力する。
マスクデータＭＤはマスクするビット（書き込みを禁止するビット）に「０」論理が与えられ、非マスクのビット（書き込みを許可するビット）には「１」論理が与えられる。「０」論理が与えられたビットのマスクデータＭＤは期待値生成手段１６ではパターンデータＴＰを極性反転させる信号として動作し、「１」論理が与えられたマスクデータＭＤは期待値生成手段１６ではパターンデータＴＰをそのままの極性で出力する信号として動作する。
【００１２】
従って、期待値生成手段１６ではマスクしたビットに対応するビットのパターンデータＴＰは極性反転されて期待値として出力され、非マスクに対応するビットのパターンデータＴＰはそのままの極性で期待値として出力される。
この結果、例えば初期化時にすべてのビットに「０」を書き込み、次に１ビットおきにマスクをかけて全ビットに「１」論理のパターン信号を印加して書き込みを行った場合には、試験メモリ１１９には非マスクのビットに「１」論理が書き込まれ、マスクしたビットには「０」論理が書き込まれているはずである。従って、期待値生成手段１６には全ビットが「１」論理のパターン信号ＴＰと書き込み時に用いたマスクデータＭＤとを入力することにより、期待値ＥＸＰには被試験メモリ１１９に書き込まれているはずのデータと同じデータが得られ、正しく期待値として発生させることができる。
【００１３】
図８にその様子を示す。図８に示すＡ欄は初期化の書き込みの様子を示す。この例では書き込みアドレス＃０において全ビットに書き込みを許可するオール「１」のマスクデータを与え、オール「０」のパターンを書き込んだ状態を示す。
図８に示すＢ欄は１ビットごとにマスクをかけてアドレス＃０に書き込みを行った状態を示す。（以下ではこれをビットマスクと称す。）マスクデータＭＤとしては「１０１０１０１０・・・」とする１ビットおきに「１」と「０」が繰り返されるデータとした場合を示す。また、パターンデータＴＰをオール「１」に反転させ、マルチプレクサ１７で選択し、信号ＤＴとして被試験メモリに書き込む。
【００１４】
被試験メモリにはマスクデータＭＤが「１」論理のビットに対して「１」論理が書き込まれ、マスクデータＭＤが「０」論理のビットは初期化時に書き込んだ「０」論理が記憶されている。
図８に示すＣ欄はマスクをかけて被試験メモリに書き込みを行った後に、読み出しを行い、その読み出しデータＲＤが初期値と一致していることを説明する図である。
【００１５】
読み出し時には書き込み時に用いたマスクデータＭＤとパターンデータＴＰとを期待値生成手段１６に入力し、期待値データＥＸＰ（図８Ｃ欄の８段目）を発生させる。マスクデータＭＤはこの例では「１」と「０」が交互に繰り返されるデータであり、パターンデータＴＰはオール「１」のデータである。従って、期待値生成手段１６から出力され、マルチプレクサ１７で選択されて出力される期待値データＥＸＰはマスクデータＭＤと同じ「１」と「０」が交互に繰り返されるデータとなる。この期待値データＥＸＰは被試験メモリから読み出されるデータ（図８欄の最下段）ＲＤと一致し、正しく期待値を発生させることができることが理解されよう。
【００１６】
尚、図８に示すＩｎｖａｌｉｄとは意味のない信号であることを表している。つまり、図８の例では被試験メモリ側ではマスクデータＭＤはまったく使用されないデータであることを示している。以下、図１１乃至図１４でも同様の意味で用いられる。
以上は外部からアクセスしたアドレスとメモリ内部のアドレスとが一対一で対応しているメモリの場合の期待値の発生方法である。ところでメモリの大容量化と高速の書き込み及び読み出しを行うことを目的として、外部から与えたアドレスをスタートアドレスとしてメモリの内部で定められたメモリ空間内を連続的に＋１ずつアクセスするバーストアドレスを発生し、このバーストアドレス空間内に外部から注入したデータを書き込み、また、読み出すバーストタイプのメモリが開発されている。このバーストタイプのメモリの場合、並列データとして印加したマスクデータによりバーストタイプのメモリ内部では生成されるバーストアドレスに対応した８〜９ビットを１バイトとして各バイトごとに書き込みをマスクする機能（以下バイトマスク書き込み機能と称す）が付加されている。
【００１７】
図９を用いてバーストタイプのメモリの概略の動作及びバイトマスク書き込み機能の動作を説明する。図９Ａはバーストタイプのメモリに与えるクロック信号ＣＬＯＣＫ、図９Ｂに示すＣＯＬ０〜ＣＯＬ４はアクセスするスタートアドレス信号及び書き込み、読み出しを制御する制御信号、マスクデータ等を入力する制御ピンの名称、図９Ｃと図９Ｄに示すＤＱＡ０〜ＤＱＡ８とＤＱＢ０〜ＤＱＢ８は書き込みデータ信号と読み出しデータ信号を入力し、出力させるデータ入出力ピンの名称を示す。
【００１８】
制御ピンＣＯＬ０〜ＣＯＬ４には制御命令及びスタートアドレス等を入力する制御用パケットＣＯＬＣと、マスクデータを入力するマスク用パケットＣＯＬＭとが入力される。制御用パケットＣＯＬＣではＳ＝１によりメモリにはスタートアドレスを入力するパケットＣＯＬＣであることを認識させる。パケットＣＯＬＣに含まれるＣＯＰ０〜ＣＯＰ３により、書き込みと読み出し等の動作を指定する。このときのスタートアドレスはＣ０〜Ｃ５によって指定する。その他の制御信号としてデバイス認識のための制御信号。バンク指定のための制御信号等を必要とするが、これらは発明と特に関係しないからここではその説明を省略する。
【００１９】
マスク用パケットＣＯＬＭではＭ＝１によりメモリにはマスクデータを入力するパケットであることを認識させる。マスクデータＭＡ０〜ＭＡ７、及びＭＢ０〜ＭＢ７はそれぞれここでは、９ビットのパケット信号形式のマスクデータであることを示す。
データ入出力ピンＤＱＡ０〜ＤＱＡ８とＤＱＢ０〜ＤＱＢ８にはここでは並列パターンデータＤＱＡとＤＱＢを入力した場合を示す。並列パターンデータＤＱＡとＤＱＢは、それぞれメモリの内部で発生するバーストアドレス＃０〜＃７に書き込まれる。ここでは８アドレス分のデータを入力する。
【００２０】
並列パターンデータＤＱＡ、ＤＱＢを構成するＷＡ００〜ＷＡ８０及びＷＢ００〜ＷＢ８０はそれぞれ９ビットを１バイトとする並列パターンデータを示す。この並列パターンデータが時系列上に配列されて並列パターンデータ列としてメモリに入力される。
バーストアドレス＃０〜＃７とマスクデータＭＡ０〜ＭＡ７、ＭＢ０〜ＭＢ７及び各バーストアドレス＃０〜＃７に書き込む並列パターンデータとの関係を図１０に示す。バーストアドレス＃０に割り当てられたマスクデータＭＡ０、ＭＢ０が「１」論理であるか「０」論理であるかによってバーストアドレス＃０に書き込まれる並列パターンデータＷＡ００〜ＷＡ８０とＷＢ００〜ＷＢ８０がバイト単位でマスクされるか否かが決定される。
【００２１】
つまり、マスクデータＭＡ０が「１」論理であれば並列パターンデータＷＡ００〜ＷＡ８０は書き込みを許可され、マスクデータＭＢ０が「０」論理であれば並列パターンデータＷＢ００〜ＷＢ８０は書き込みを禁止される。他のバーストアドレス＃１〜＃７も同様に各マスクデータＭＡ１〜ＭＡ７及びＭＢ１〜ＭＢ７の各論理値によりバイト単位でマスク動作が制御される。
このように、バーストタイプのメモリは内部でバーストアドレスを発生し、そのバーストアドレスに外部から時分割して入力した並列パターンデータ（ＷＡ００〜ＷＡ８０、ＷＢ００〜ＷＢ８０）、（ＷＡ０１〜ＷＡ８１、ＷＢ０１〜ＷＢ８１）・・・を順次書き込み、また別に制御ピンに入力したマスクデータＭＡ０〜ＭＡ７、ＭＢ０〜ＭＢ７によってメモリ自体が書き込みの禁止と許可を制御している。
【００２２】
【発明が解決しようとする課題】
従来のパターン発生器はバーストアドレスを認識していないため、この種のメモリを試験する場合にはパターン発生器において、マスクデータと書き込んだパターンデータとによって各バーストアドレス毎に期待値を発生させることができない不都合が生じる。
念のためにバーストタイプのメモリにおけるバイトマスク試験（バイト単位でマスクをかけて試験を行うこと）を想定して被試験メモリに書き込みを行った場合のパターン発生器と被試験メモリの動作状態を簡単に説明する。
【００２３】
図１１乃至図１４に、バーストタイプのメモリに対してバイトマスク書き込み、読み出し試験を行った場合のパターン発生器と、被試験メモリの動作状態を示す。
図１１は初期化の様子を示す。パターン発生器１１２の印加アドレス生成手段１３（図７参照）はスタートアドレスとして、ＸＢ＝＃０（図１１参照）を出力し、またマスクデータ生成手段１４はマスクデータＭＤとしては図１１に示す例では全ビット「１」論理である＃ＦＦＦＦを出力する。
【００２４】
尚、パターン発生器１１２から出力される印加アドレスＸＢとマスクデータＭＤはそれぞれ並列信号形式で出力されるが、この並列信号形式の印加アドレスＸＢとマスクデータＭＤは波形整形器１１４の内部で波形整形器１１４が持つピンセレクト機能により図９に示したパケットＣＯＬＣとＣＯＬＭに変換されて供給される。
被試験メモリ１１９のデータ入出力ピンＤＱＡ０〜ＤＱＡ８とＤＱＢ０〜ＤＱＢ８のそれぞれには連続した８アドレス分の初期化データＰＤｘ０〜ＰＤｘ７を順次入力する。ここで初期化データＰＤｘ０は図９と図１０に示したＷＡ００〜ＷＡ８０とＷＢ００〜ＷＢ８０に対応し、ＰＤｘ１はＷＡ０１〜ＷＡ８１、ＷＢ０１〜ＷＢ８１に対応する。以下ＰＤｘ２〜ＰＤｘ７も同様に図９と図１０に示した各並列パターンデータＤＱＡとＤＱＢに対応する。
【００２５】
図１１はバイトマスク試験時の初期化パターンの発生の様子を示している。従って、パターン発生器１１２から出力された印加アドレスＸＢと、マスクデータＭＤ等の制御データは波形整形器１１４でパケット信号ＣＯＬＣとＣＯＬＭに変換されて被試験メモリ１１９に供給される。また並列パターンデータＰＤX ０〜ＰＤX ７もそのままマルチプレクサ１７を通じて波形整形器１１４に供給され、被試験メモリ１１９の仕様に合致した波形に変換されて被試験メモリ１１９に印加される。
【００２６】
図１２は図１１に示した初期化後の被試験メモリの状態を示す。マスクデータＭＤ＝＃ＦＦＦＦであることから、すべてのバイトに書き込みが許可され、被試験メモリの内部では各バーストアドレス＃０〜＃７のそれぞれに初期化データとしてＰＤＬ０〜ＰＤＬ７及びＰＤＵ０〜ＰＤＵ７が書き込まれる。
ここでＰＤＬ０〜ＰＤＬ７とＰＤＵ０〜ＰＤＵ７はそれぞれ図９と図１０に示した並列パターンデータＷＡ００〜ＷＡ８７とＷＢ００〜ＷＢ８７に対応する。つまり、ＰＤＬ０はＷＡ００〜ＷＡ８０に対応し、ＰＤＵ０はＷＢ００〜ＷＢ８０に対応し、並列パターンデータを下位側と上位側に１バイト単位に分離して表している。
【００２７】
図１３はバイトマスク試験時のバイトマスク書き込みパターン発生の様子を示す。バイトマスク書き込みではパターン発生器はスタートアドレスＸＢ＝＃０と並列マスクデータＭＤを発生する。図１３に示す例ではマスクデータＭＤとして「１」論理と「０」論理とが交互に混在するデータ＃ＡＡ５５を設定した場合を示す。
バイトマスク試験時のバイトマスク書き込みパターンとして並列パターンデータＷＤｘ０〜ＷＤｘ７を発生する。書き込みパターンとなる並列パターンデータＷＤｘ０〜ＷＤｘ７は図９に示したと同様に、各バーストアドレス＃０〜＃７に対応してＷＤｘ０（ＷＡ００〜ＷＡ８０、ＷＢ００〜ＷＢ８０）、ＷＤｘ１（ＷＡ０１〜ＷＡ８１、ＷＢ０１〜ＷＢ８１）・・・の順序で発生され、これらの書き込みパターンとなる並列パターンデータＷＤｘ０、ＷＤｘ１、ＷＤｘ２、ＷＤｘ３・・・がそのまま被試験メモリに信号ＤＴとして供給され書き込まれる。
【００２８】
図１４はバイトマスク書き込みを行った後の被試験メモリの記憶状況を示す。この例ではマスクデータＭＡ０が「１」、ＭＡ１が「０」ＭＡ２が「１」・・・のように１ビット毎に交互に「１」論理と「０」論理を繰り返すマスクデータとした場合を示す。従って、マスクデータとして「１」論理が与えられたビットに対応する並列パターンデータのバイトでは書き込みが許可され、記憶内容はＤＱＡピン側では、バーストアドレス＃０、＃２、＃４、＃６において、バイトマスク書き込み時に書き込んだＷＤＬ０、ＷＤＬ２、ＷＤＬ４、ＷＤＬ６に書き換えられ、他は初期化時に書き込んだＰＤＬ１、ＰＤＬ３、ＰＤＬ５、ＰＤＬ７、（図１２参照）に保持される。またＤＱＢピン側ではバーストアドレス＃１、＃３、＃５、＃７においてＷＤＵ１、ＷＤＵ３、ＷＤＵ５、ＷＤＵ７に書き換えられ、他は初期化時に書き込んだＰＤＵ０、ＰＤＵ２、ＰＤＵ４、ＰＤＵ６に保持される。
【００２９】
このように、バイト毎にマスクされて被試験メモリに書き込まれたデータを、被試験メモリから読み出し、期待値と比較する場合に、パターン発生器１１２から出力されるマスクデータＭＤ（ＭＡ０〜ＭＡ７、ＭＢ０〜ＭＢ７）は並列信号形式であり、バーストアドレスとは無関係に配列されているから、並列パターンデータＷＤｘ０〜ＷＤｘ７と並列信号形式のマスクデータとによって期待値を発生させることはできない。
【００３０】
この発明の目的は上述したようなバーストタイプのメモリを試験する場合に用いるパターン発生方法と、このパターン発生方法を用いて動作するパターン発生器、及びこのパターン発生器を用いたメモリ試験装置を提案しようとするものである。
【００３１】
【課題を解決するための手段】
この発明の請求項１では、被試験メモリに書き込むバイト単位の並列パターンデータを被試験メモリの内部で発生するバーストアドレスの順序に配列して構成された並列パターンデータを発生するパターンデータ生成手段と、このパターンデータ生成手段が出力する並列パターンデータ列をバイト単位でマスクするマスクデータを並列信号形式で発生するマスクデータ生成手段とを具備して構成されるパターン発生器において、
被試験メモリの内部で発生するバーストアドレスを生成するバーストアドレス生成手段を設け、このバーストアドレス生成手段が生成したバーストアドレスにより並列マスクデータを直列信号に変換し、この直列信号に変換した直列マスクデータの論理値に応じて、並列パターンデータの各バイトの論理値の極性を決定し、この極性が決定された並列パターンデータにより期待値データを生成するパターン発生方法を提案する。
【００３２】
この発明の請求項２では、被試験メモリに書き込むバイト単位の並列パターンデータを被試験メモリの内部で発生するバーストアドレスの順序に配列して構成された並列パターンデータ列を発生するパターンデータ生成手段と、このパターンデータ生成手段が出力する並列パターンデータをバイト単位でマスクするマスクデータを並列信号形式で発生するマスクデータ生成手段とを具備して構成されるパターン発生器において、
被試験メモリの内部で発生するバーストアドレスを生成するバーストアドレス生成手段と、バイトマスク初期化時に書き込んだ初期化データを生成する初期化データ生成手段とを設け、バーストアドレス生成手段が生成したバーストアドレスに従って並列マスクデータを直列信号に変換し、この直列マスクデータの各ビットの論理値に従ってパターンデータ生成手段が出力するパターンデータと初期化データの何れかを選択して取り出すパターン発生方法を提案する。
【００３３】
この発明の請求項３では、Ａ、被試験メモリに書き込むバイト単位の並列データが被試験メモリの内部に設けられたバーストアドレスの順序に従って時系列に配列して構成された並列パターンデータを発生するパターンデータ生成手段と、
このパターンデータ生成手段が発生する並列パターンデータをバイト単位でマスクするマスクデータを並列信号形式で発生するマスクデータ生成手段と、
を具備して構成されたパターン発生器において、
Ｂ、被試験メモリの内部で発生するバーストアドレスと等価なバーストアドレスを生成するバーストアドレス生成手段と、
Ｃ、このバーストアドレス生成手段が生成するバーストアドレスに従ってマスクデータ生成手段が発生する並列マスクデータを直列信号に変換する並列直列変換手段と、
Ｄ、この並列直列変換で変換された直列マスクデータの各ビットの論理値に応じてパターン発生手段で発生するバイト単位の並列パターンデータの論理値を反転するか否かを制御して期待値を生成する期待値生成手段と、
を付加して構成したパターン発生器を提案する。
【００３４】
この発明の請求項４では、Ａ、被試験メモリに書き込むバイト単位の並列データが被試験メモリの内部に設けられたバーストアドレスの順序に従って時系列に配列して構成された並列パターンデータを発生するパターンデータ生成手段と、
このパターンデータ生成手段が発生する並列パターンデータをバイト単位でマスクするマスクデータを並列信号形式で発生するマスクデータ生成手段と、
を具備して構成されたパターン発生器において、
Ｂ、被試験メモリの内部で発生するバーストアドレスと等価なバーストアドレスを生成するバーストアドレス生成手段と、
Ｃ、このバーストアドレス生成手段が生成するバーストアドレスに従ってマスクデータ生成手段が発生する並列マスクデータを直列信号に変換する並列直列変換手段と、
Ｄ、パターンデータ生成手段とは別にバイトマスク試験の初期化時に被試験メモリに書き込む初期化データを生成する初期化データ生成手段と、
Ｅ、並列直列変換手段から出力される直列マスクデータの各ビットの論理に応じてパターンデータ生成手段が出力する並列パターンデータと初期化データ生成手段が出力する初期化データの何れか一方を選択することによって期待値を生成する期待値生成手段と、
を付加して構成したパターン発生器を提案する。
【００３５】
この発明の請求項５では、請求項３記載のパターン発生器において、期待値生成手段を直列信号に変換された直列マスクデータの各ビットの論理値が、一方の論理値で並列パターンデータの論理値をバイト単位で反転させて出力し、他方の論理値で並列パターンデータの論理値をバイト単位でそのまま出力する論理演算回路によって構成したパターン発生器を提案する。
この発明の請求項６では、請求項４記載のパターン発生器において、期待値生成手段を直列信号に変換された直列マスクデータの各ビットの論理値が、一方の論理値でパターンデータ生成手段が出力する並列パターンデータを選択して出力し、他方の論理値で初期化データ生成手段が出力する初期化データを選択して出力するマルチプレクサによって構成したパターン発生器を提案する。
【００３６】
この発明の請求項７では、請求項３記載のパターン発生器と、
このパターン発生器がバイト単位で発生する並列パターンデータと並列信号形式のマスクデータとが供給されて被試験メモリにこの被試験メモリの仕様に合致した波形の試験パターン信号と被試験メモリの仕様に合致したパケット信号に変換されたマスク信号を入力する波形整型器と、
被試験メモリから読み出される読み出しデータと期待値生成手段が生成する期待値とを論理比較する論理比較器と、
を具備して構成したメモリ試験装置を提案する。
【００３７】
この発明の請求項８では、請求項４記載のパターン発生器と、
このパターン発生器がバイト単位で発生する並列パターンデータと並列信号形式のマスクデータとが供給されて被試験メモリにこの被試験メモリの仕様に合致した波形を持つ試験パターン信号と被試験メモリの仕様に合致したパケット信号に変換されたマスク信号を入力する波形整型器と、
被試験メモリから読み出される読み出しデータと期待値生成手段が生成する期待値とを論理比較する論理比較器と、
を具備して構成したメモリ試験装置を提案する。
【００３８】
【作用】
この発明の請求項１で提案したパターン発生方法及び請求項３及び５で提案したパターン発生器によればパターン発生器側でバーストアドレスを生成し、このバーストアドレスによりパターン発生器から出力される並列マスクデータを直列信号形式に変換し、この直列マスクデータの各ビットの論理値に応じて並列パターンデータの各バイトのデータを極性反転するか否かを制御することによってバイトマスク制御した時と等価な期待値を生成するから、従来とほぼ同等の構成によって正しい期待値を発生させることができる。
【００３９】
請求項２で提案するパターン発生方法及び請求項４と６で提案するパターン発生器によればパターン発生器側でバーストアドレスを生成させ、このバーストアドレスに従って並列データ形式のマスクデータを直列マスクデータに変換すると共にバイトマスク試験の開始時に被試験メモリに書き込んだ初期化データを生成する初期化データ生成手段を設け、直列マスクデータの各ビットの論理値に従って、パターンデータ生成手段が生成する並列パターンデータか又は初期化データ生成手段が生成する初期化データの何れか一方を選択して期待値を生成するから、バイトマスク書き込み時の書き込みデータを初期化データの反転データとしない場合でも期待値の生成を容易に行うことができる利点が得られる。
【００４０】
【発明の実施の形態】
図１にこの発明の請求項３と５で提案するパターン発生器の一実施例を示す。この実施例を説明することにより請求項１で提案するパターン発生方法も説明することにする。
尚、図１において、図７と対応する部分には同一符号を付し、その重複説明は省略するが、この発明ではバーストアドレス生成手段１８と、並列直列変換手段１９とを設けた構成を特徴とするものである。
【００４１】
バーストアドレス生成部１８は印加アドレス生成手段１３が生成する印加アドレスＸＢの中から下位のビット側に付加されて生成された例えば３ビットのバーストアドレス部分を抽出し、このバーストアドレス生成部１８において、＃０〜＃７のバーストアドレスを生成する。
バーストアドレス生成部１８で生成したバーストアドレス＃０〜＃７は並列直列変換手段１９に供給され、各バーストアドレス＃０〜＃７毎にマスクデータ生成手段１４で生成される並列信号形式のマスクデータを直列信号形式のマスクデータＢＭＤ１とＢＭＤ２に変換する。
【００４２】
図９で説明したように、ここでもデータ入力出力ピンＤＱＡＯ〜ＤＱＡ８及びＤＱＢ０〜ＤＱＢ８のそれぞれに９ビットを１バイトとする並列パターンデータ（ＷＡ００〜ＷＡ８０、ＷＢ００〜ＷＢ８０）の２バイトずつをバーストアドレス＃０〜＃７毎に書き込む例で説明する。従って、被試験メモリの内部ではデータ入出力ピンＤＱＡ０〜ＤＱＡ８とＤＱＢ０〜ＤＱＢ８に供給した各並列パターンデータ（ＷＡ００〜ＷＡ８０、ＷＢ００〜ＷＢ８０）、の２バイトをバイト単位でマスクするか否かを制御して書き込みを行っている。従って、パターン発生器１１２側でもバーストアドレス＃０〜＃７の各アドレス毎に直列マスクデータＢＭＤ１とＢＭＤ２ビットのマスクデータを生成する。つまり、図９に示したマスク用パケットＣＯＬＭの中の並列マスクデータＭＡ０〜ＭＡ７とＭＢ０〜ＭＢ７のそれぞれを１ビット毎の直列信号形式のバイトマスクデータＢＭＤ１とＢＭＤ２に変換する。
【００４３】
図２に並列直列変換手段１９の一例を示す。図２に示す例ではＸ０〜Ｘ７の８個の入力端子を具備したセレクタ１９Ａ、１９Ｂと、これらのセレクタ１９Ａ、１９Ｂの各入力端子Ｘ０〜Ｘ７に接続した８×２個のビットセレクタＤＳ１−０〜ＤＳ１−７、ＤＳ２−０〜ＤＳ２−７と、これらのビットセレクタＤＳ１−０〜ＤＳ１−７及びＤＳ２−０〜ＤＳ２−７のそれぞれにどのビットのデータを選択させるかを設定するレジスタＲＧ１−０〜ＲＧ１−７、ＲＧ２−０〜ＲＧ２−７とによって構成した場合を示す。
【００４４】
ビットセレクタＤＳ１−０〜ＤＳ１〜７およびＤＳ２−０〜ＤＳ２−７のそれぞれは１６個の入力端子Ｊ０〜Ｊ１５を具備し、これら１６個の入力端子Ｊ０〜Ｊ１５に１６ビットの並列マスクデータＭＡ０〜ＭＡ７及びＭＢ０〜ＭＢ７を入力する。つまり、ここでは例えば入力端子Ｊ０〜Ｊ７に並列マスクデータＭＡ０〜ＭＡ７（図９、図１０参照）を入力し、入力端子Ｊ８〜Ｊ１５に並列マスクデータＭＢ０〜ＭＢ７を入力する。
【００４５】
レジスタＲＧ１−０〜ＲＧ１−７及びＲＧ２−０からＲＧ２−７にはビットセレクタＤＳ１−０〜ＤＳ１〜７とＤＳ２−０〜ＤＳ２−７のそれぞれにどのビットを選択して出力するかを決定するための設定値を記憶させる。
セレクタ１９Ａと１９Ｂは、バーストアドレス＃０〜＃７が入力される毎に入力端子Ｘ０〜Ｘ７を順次切り替えて選択する。つまり、バーストアドレス＃０の時は入力端子Ｘ０を選択し、バーストアドレス＃１の時は入力端子Ｘ１を選択し、バーストアドレス＃２の時は入力端子Ｘ２を選択することを繰り返す。
【００４６】
従って、バーストアドレスが＃０〜＃７に＋１ずつ歩進する毎にセレクタ１９Ａと１９ＢはビットセレクタＤＳ１−０〜ＤＳ１−７とＤＳ２−０〜ＤＳ２−７が選択している並列マスクデータＭＡ０〜ＭＡ７の中の何れかの１ビット及びＭＢ０〜ＭＢ７の中の何れかの１ビットを選択して直列マスクデータＢＭＤ１とＢＭＤ２を出力する。
並列直列変換手段１９から出力された直列マスクデータＢＭＤ１とＢＭＤ２を期待値生成手段１６に供給する。期待値生成手段１６は１８ビットのパターンデータＴＰを出力するが、ここでは上位９ビットと下位９ビットを１バイト単位に分割し、一方のバイトのパターンデータＷＤＵ０〜ＷＤＵ７とＷＤＬ０〜ＷＤＬ７をそれぞれ期待値生成手段１６を構成する２個の排他的論理和回路ＥＯＲの各一方の入力端子に供給する。
【００４７】
直列マスクデータＢＭＤ１とＢＭＤ２はインバータＩＮＶを通じて排他的論理和回路ＥＯＲの各他方の入力端子に供給する。
尚、この図１に示す実施例でも１バイト分の構成を１個のインバータＩＮＶと排他的論理和回路ＥＯＲで示しているが、現実にはこの例では９個のインバータと９個の排他的論理和回路によって１バイト分の期待値生成手段１６が構成される。
【００４８】
このように構成することによってパターンデータ生成手段１５が出力する上位側の１バイトのパターンデータＷＤＵ０〜ＷＤＵ７と、下位側のパターンデータＷＤＬ０〜ＷＤＬ７は直列信号形式に変換されたマスクデータＢＭＤ２とＢＭＤ１の論理値によって極性反転されるか否かが制御され、図７で説明したと同様に期待値生成手段１６期待値が生成される。
図３にその様子を示す。図３では全ビットが「１」論理のマスクデータを生成した状態で全ビットが「０」論理のデータを書き込んで初期化がすまされたものとして示している。マスクデータとして「１」と「０」が１ビットおきに交互に配置される＃ＡＡ５５を設置し、このときパターンデータ生成手段１５は書き込みデータとしてＷＤｘ０〜ＷＤｘ７を各バーストアドレス＃０〜＃７に生成し、この書き込みデータＷＤｘ０〜ＷＤｘ７を、各バーストアドレス＃０〜＃７毎に生成し、この書き込みデータＷＤｘ０〜ＷＤｘ７を被試験メモリ１１９に書き込む。
【００４９】
マスクデータＣＯＬＭが＃ＡＡ５５であることから直列信号形式のマスクデータＢＭＤ１とＢＭＤ２はＭＡ０が「１」、ＭＡ１が「０」、ＭＡ２が「１」、ＭＡ３が「０」・・・、ＭＢ０が「０」、ＭＢ１が「１」、ＭＢ２が「０」、ＭＢ３が「１」・・・の様に交互に「１」と「０」が繰り返される。
この結果、バーストアドレスが＃０の時、マスクデータＭＡ０が「１」、ＭＢ０が「０」であることから、書き込みデータＷＤｘ０の中の下位側の１バイトＷＤＬ０は、そのまま被試験メモリ１１９に書き込まれ、上位側の１バイトＷＤＵ０は書き込みが禁止されて初期化時に書き込んだ初期化データが書き込まれている。従って、期待値ＥＸＰとしてはインバータＩＮＶと排他的論理和回路ＥＯＲの動作により図３のバーストアドレス＃０に示すように下位側はＷＤＬ０がそのまま出力され、上位側の１バイトは極性反転された／ＷＤＵ０が生成される。バーストアドレス＃１ではマスクデータＭＡ１が「０」、ＭＢ１が「１」であるから下位側の期待値は書き込みデータＷＤｘ１の下位側の１バイトＷＤＬ１を極性反転した／ＷＤＬ１を発生し、上位側の１バイトＷＤＵ１はそのままの極性で生成される。このようにして、各バーストアドレス毎にマスクデータＢＭＤ１とＢＭＤ２の各論理値に従って正しい期待値を生成することができる。
【００５０】
図４は並列直列変換手段１９の他の実施例を示す。この実施例では、１６個の入力端子Ｘ０〜Ｘ１５を具備した２個のセレクタ１９Ａ、１９Ｂと、７個の入力端子Ｊ０〜Ｊ７を具備した２個のセレクタＳＥ１、ＳＥ２と、この２個のセレクタＳＥ１とＳＥ２の各入力端子Ｊ０〜Ｊ７に接続した８×２個のレジスタＲＧ１−０〜ＲＧ１−７、ＲＧ２−０〜ＲＧ２−７とによって並列直列変換手段１９を構成した場合を示す。
【００５１】
レジスタＲＧ１−０〜ＲＧ１−７とＲＧ２−０〜ＲＧ２−７にはビット選択値を設定する。セレクタＳＥ１とＳＥ２はこれらレジスタＲＧ１−０〜ＲＧ１−７とＲＧ２−０〜ＲＧ２−７に設定したビット選択値をバーストアドレスが＃０〜＃７を＋１ずつ歩進するに従って順次選択し、セレクタ１９Ａと１９Ｂに入力する。セレクタ１９Ａと１９Ｂはこのビット選択値に従って入力端子Ｘ０〜Ｘ１５の何れか一つのビットを選択して出力する。
【００５２】
つまり、セレクタ１９Ａは例えば入力端子Ｘ０〜Ｘ１５の中のＸ０〜Ｘ７に供給される並列マスクデータＭＡ０〜ＭＡ７の何れかの１ビットを選択し、セレクタ１９Ｂは入力端子Ｘ０〜Ｘ１５の中のＸ８〜Ｘ１５に入力されるマスクデータＭＢ０〜ＭＢ７の何れかの１ビットを選択して直列信号ＢＭＤ１とＢＭＤ２として出力する。
この図４に示す並列直列変換手段１９によっても、バーストアドレス＃０〜＃７の変化に従ってマスクデータＭＡ０〜ＭＡ７とＭＢ０〜ＭＢ７が直列マスクデータＢＭＤ１とＢＭＤ２に変換されて出力され、この直列マスクデータＢＭＤ１とＢＭＤ２により正しい期待値を発生させることができる。
【００５３】
図５はこの発明の請求項４と６で提案するパターン発生器の実施例を示す。この実施例により請求項２で提案するパターン発生方法をも説明することにする。
この実施例ではパターンデータ生成手段１５とは別に、このパターンデータ生成手段１５と同等の構成の初期化データ生成手段２１を設け、この初期化データ生成手段２１からバイトマスク試験の開始時に被試験メモリ１１９に書き込む初期化データＳＤＬ０〜ＳＤＬ７及びＳＤＵ０〜ＳＤＵ７を生成させる。
【００５４】
初期化後、並列マスクデータＭＡ０〜ＭＡ７、ＭＢ０〜ＭＢ７と並列パターンデータＷＤＬ０〜ＷＤＬ７、ＷＤＵ０〜ＷＤＵ７をマスクデータ生成手段１４とパターンデータ生成手段１５から出力し、並列マスクデータに従って被試験メモリ１１９に書き込みを行う。
その後、その並列マスクデータＭＡ０〜ＭＡ７、ＭＢ０〜ＭＢ７を並列直列変換手段１９に入力し、直列マスクデータＢＭＤ１とＢＭＤ２を生成する。この直列マスクデータＢＭＤ１とＢＭＤ２によりマルチプレクサ２２と２３を切替制御し、マスクデータＢＭＤ１と、ＢＭＤ２が「１」論理の場合は、その「１」論理が与えられたマルチプレクサ２２又は２３の何れか一方、又は双方をパターンデータ生成手段１５側に切替え、初期化後に書き込みを許可されたバイト側はパターンデータ生成手段１５が出力する並列パターンデータＷＤＬ０〜ＷＤＬ７、ＷＤＵ０〜ＷＤＵ７の中の何れかのバイトを期待値として出力させる。
【００５５】
マスクデータＢＭ１、ＢＭ２が「０」論理の場合はその対応するバイト側の「０」論理のマスクデータに対応するバイト側のデータは書き込みが禁止されているから、マルチプレクサ２２と２３は初期化データ生成手段２１側に切替えられ、初期化データ生成手段２１から出力される初期化データＳＤＬ０〜ＳＤＬ７の何れかのバイト又はＳＤＵ０〜ＳＤＵ７の何れかのバイトを選択して期待値として出力させる。
【００５６】
従って、この実施例によれば初期化データＳＤＬ０〜ＳＤＬ７及びＳＤＵ０〜ＳＤＵ７は必ずしも全ビットが「０」論理又は全ビットが「１」論理のパターンである必要はなく、また初期化後に書き込むパターンも初期化データの反転したパターンに限らなくても、正確に期待値を生成させることができる利点が得られる。
また、図１及び図５に示したパターン発生器１１２を用いたメモリ試験装置によればバーストアドレスを内部で発生させるメモリに対しても正しい期待値を発生させることができ、バースト動作するメモリを試験することができる。
【００５７】
【発明の効果】
以上説明したように、この発明によればパターン発生器側でバーストアドレスを発生させ、このバーストアドレスに従って並列マスクデータを直列マスクデータに変換し、この直列マスクデータの論理値に従って、パターンデータの極性を制御するか又は初期化データと初期化後に書き込みを行ったデータの何れかを選択することにより各バーストアドレス毎に正しい期待値を発生させることができる。この結果、バースト動作するメモリを容易に試験することができることになる。
【図面の簡単な説明】
【図１】この発明の請求項１で提案するパターン発生方法で動作し、請求項３及び５で提案するパターン発生器の一実施例を説明するためのブロック図。
【図２】図１に示した実施例で用いられた並列直列変換手段の一例を説明するためのブロック図。
【図３】図１に示したこの発明によるパターン発生器の動作を説明するための図。
【図４】図２に示した並列直列変換手段の変形実施例を説明するためのブロック図。
【図５】この発明の請求項２で提案するパターン発生方法で動作し、請求項４及び６で提案するパターン発生器の実施例を説明するためのブロック図。
【図６】従来のメモリ試験装置の全体の構成を説明するためのブロック図。
【図７】従来のメモリ試験装置に用いられているパターン発生器の構成及び動作を説明するためのブロック図。
【図８】従来のパターン発生器における期待値の発生方法を説明するための図。
【図９】新たに開発されたバースト動作するメモリに印加する制御信号及び書き込みデータの形態を説明するためのタイミングチャート。
【図１０】図９に示した書き込みデータ及びマスクデータとバーストアドレスとの関係を説明するための図。
【図１１】バースト動作するメモリのバイトマスク試験時の初期化パターンの形態を説明するための図。
【図１２】バースト動作するメモリのバイトマスク試験初期化時のメモリの状態を説明するための図。
【図１３】バースト動作するメモリのバイトマスク書き込みパターンの発生状況を説明するための図。
【図１４】バースト動作するメモリのバイトマスク書き込み時の被試験メモリの状態を説明するための図。
【符号の説明】
１１１ 主制御器
１１２ パターン発生器
１１３ タイミング発生器
１１４ 波形整形器
１１５ 論理比較器
１１６ ドライバ
１１７ アナログ比較器
１１８ 不良解析メモリ
１１９ 被試験メモリ
１２１ 論理振幅基準電圧源
１２２ 比較基準電圧源
１２３ デバイス電源
１１ プログラム格納メモリ
１２ 読み出しアドレス生成手段
１３ 印加アドレス生成手段
１４ マスクデータ生成手段
１５ パターンデータ生成手段
１６ 期待値生成手段
１７ マルチプレクサ
１８ バーストアドレス生成手段
１９ 並列直列変換手段
２１ 初期化データ生成手段
２２、２３ マルチプレクサ
ＭＡ０〜ＭＡ７、ＭＢ０〜ＭＢ７ 並列マスクデータ
ＢＭＤ１、ＢＭＤ２ 直列マスクデータ
Claims (8)
- 被試験メモリに書き込むバイト単位の並列パターンデータを被試験メモリの内部で発生するバーストアドレスの順序に配列して構成された並列パターンデータを発生するパターンデータ生成手段と、このパターンデータ生成手段が出力する並列パターンデータ列をバイト単位でマスクするマスクデータを並列信号形式で発生するマスクデータ生成手段とを具備して構成されるパターン発生器において、
被試験メモリの内部で発生するバーストアドレスを生成するバーストアドレス生成手段を設け、このバーストアドレス生成手段が生成したバーストアドレスにより上記並列マスクデータを直列信号に変換し、この直列信号に変換した直列マスクデータの論理値に応じて上記並列パターンデータの各バイトの論理値の極性を決定し、この極性が決定された並列パターンデータにより期待値データを生成することを特徴とするパターン発生方法。 - 被試験メモリに書き込むバイト単位の並列パターンデータを被試験メモリの内部で発生するバーストアドレスの順序に配列して構成された並列パターンデータを発生するパターンデータ生成手段と、このパターンデータ生成手段が出力する並列パターンデータをバイト単位でマスクするマスクデータを並列信号形式で発生するマスクデータ生成手段とを具備して構成されるパターン発生器において、
被試験メモリの内部で発生するバーストアドレスを生成するバーストアドレス生成手段と、バイトマスク初期化時に書き込んだ初期化データを生成する初期化データ生成手段とを設け、バーストアドレス生成手段が生成したバーストアドレスに従って上記並列マスクデータを直列信号に変換し、この直列マスクデータの各ビットの論理値に従って上記パターンデータ生成手段が出力するパターンデータと上記初期化データの何れかを選択して取り出すことを特徴とするパターン発生方法。 - Ａ、被試験メモリに書き込むバイト単位の並列データが被試験メモリの内部に設けられたバーストアドレスの順序に従って時系列に配列して構成された並列パターンデータを発生するパターンデータ生成手段と、
このパターンデータ生成手段が発生する並列パターンデータをバイト単位でマスクするマスクデータを並列信号形式で発生するマスクデータ生成手段と、
を具備して構成されたパターン発生器において、
Ｂ、被試験メモリの内部で発生するバーストアドレスと等価なバーストアドレスを生成するバーストアドレス生成手段と、
Ｃ、このバーストアドレス生成手段が生成するバーストアドレスに従って上記マスクデータ生成手段が発生する並列マスクデータを直列信号に変換する並列直列変換手段と、
Ｄ、この並列直列変換で変換された直列マスクデータの各ビットの論理値に応じて上記パターン発生手段で発生するバイト単位の並列パターンデータの論理値を反転するか否かを制御して期待値を生成する期待値生成手段と、
を付加した構成を特徴とするパターン発生器。 - Ａ、被試験メモリに書き込むバイト単位の並列データが被試験メモリの内部に設けられたバーストアドレスの順序に従って時系列に配列して構成された並列パターンデータを発生するパターンデータ生成手段と、
このパターンデータ生成手段が発生する並列パターンデータをバイト単位でマスクするマスクデータを並列信号形式で発生するマスクデータ生成手段と、
を具備して構成されたパターン発生器において、
Ｂ、被試験メモリの内部で発生するバーストアドレスと等価なバーストアドレスを生成するバーストアドレス生成手段と、
Ｃ、このバーストアドレス生成手段が生成するバーストアドレスに従って上記マスクデータ生成手段が発生する並列マスクデータを直列信号に変換する並列直列変換手段と、
Ｄ、上記パターンデータ生成手段とは別にバイトマスク試験の初期化時に被試験メモリに書き込む初期化データを生成する初期化データ生成手段と、
Ｅ、上記並列直列変換手段から出力される直列マスクデータの各ビットの論理に応じて上記パターンデータ生成手段が出力する並列パターンと上記初期化データ生成手段が出力する初期化データの何れか一方を選択することによって期待値を生成する期待値生成手段と、
を付加した構成を特徴とするパターン発生器。 - 請求項３記載のパターン発生器において、上記期待値生成手段を上記直列信号に変換された直列マスクデータの各ビットの論理値が、一方の論理値で上記並列パターンデータの論理値をバイト単位で反転させて出力し、他方の論理値で上記並列パターンデータの論理値をバイト単位でそのまま出力する論理演算回路によって構成したことを特徴とするパターン発生器。
- 請求項４記載のパターン発生器において、上記期待値生成手段を上記直列信号に変換された直列マスクデータの各ビットの論理値が、一方の論理値で上記パターンデータ生成手段が出力する並列パターンデータを選択して出力し、他方の論理値で上記初期化データ生成手段が出力する初期化データを選択して出力するマルチプレクサによって構成したことを特徴とするパターン発生器。
- 請求項３記載のパターン発生器と、
このパターン発生器がバイト単位で発生する並列パターンデータと並列信号形式のマスクデータとが供給されて被試験メモリにこの被試験メモリの仕様に合致した波形の試験パターン信号と被試験メモリの仕様に合致した信号に変換されたマスク信号を入力する波形整型器と、
被試験メモリから読み出される読み出しデータと上記期待値生成手段が生成する期待値とを論理比較する論理比較器と、
を具備して構成したことを特徴とするメモリ試験装置。 - 請求項４記載のパターン発生器と、
このパターン発生器がバイト単位で発生する並列パターンデータと並列信号形式のマスクデータとが供給されて被試験メモリにこの被試験メモリの仕様に合致した波形を持つ試験パターン信号と被試験メモリの仕様に合致した信号に変換されたマスク信号を入力する波形整型器と、
被試験メモリから読み出される読み出しデータと上記期待値生成手段が生成する期待値とを論理比較する論理比較器と、
を具備して構成したことを特徴とするメモリ試験装置。
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