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JPS60100253A - メモリ−システム - Google Patents

メモリ−システム

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Publication number
JPS60100253A
JPS60100253A JP59184755A JP18475584A JPS60100253A JP S60100253 A JPS60100253 A JP S60100253A JP 59184755 A JP59184755 A JP 59184755A JP 18475584 A JP18475584 A JP 18475584A JP S60100253 A JPS60100253 A JP S60100253A
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JP
Japan
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memory
map
data
bus
bit
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JP59184755A
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JPS6120018B2 (ja
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ジエームス　アレン　カツツマン
ジヨエル　フオルソム　バートレツト
リチヤード　マツク　クロウド　ビクスラー
ウイリアム　ヘンリー　デイビツドー
ジヨン　アレキサンダー　デスポタキス
ピーター　ジヨン　グラジアノ
ミツシエル　デニス　グリーン
デビツド　アルバート　グレイグ
スチーブン　ジヨン　ハヤシ
デビツド　ロバート　マツキー
デニス　レオ　マツク　エボイ
ジエームズ　ガリー　トライビツグ
スチーブン　ウオーレン　ヴイエレンガ
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Tandem Computers Inc
Original Assignee
Tandem Computers Inc
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Filing date
Publication date
Application filed by Tandem Computers Inc filed Critical Tandem Computers Inc
Publication of JPS60100253A publication Critical patent/JPS60100253A/ja
Publication of JPS6120018B2 publication Critical patent/JPS6120018B2/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は複数のプロセッサモジュールにより多重演算処
理および多重プログラミングを与えるようなマルチプロ
セッサコンピュータシステムに関するもので、特に、こ
のシステムに用いるメモリーシステムに関する。
高いトランザクションレート全有する大量のデータをオ
ンライン処理しなければならないような利用分野は多数
あり、この種オンライン処理を必要とするものとしては
、例えば、自動ＰＯＳシ゛ステム、在Ｊｉｆ％Ｆ理およ
び信用取引のような販売業への利用や、自動振替および
信用取引のような金融制度面への利用等がある。
この種の計算利用分野において重要かつ１決定、的なこ
とは、データ処理が中断されないということでアル。オ
ンラインコンピュータシステムにおける障害は、関連す
る業務の一部を停止式せ・データおよび経費にかなりの
偵失をもたらす可能性を有する。
したがって、この種形式のオンラインシステムには多数
の演算全同時に実施するに充分な計算能力を保有させる
たけでなく、システムのある構成素子に障害を生じた場
合でも、中１１１１することなくデータ処理全継続しう
るような作動モードを与える必要がある。
システムは障害時に７エイルセーフモード（障害があっ
ても処理能力（スループット）のロスを生じないような
方式）、もしくけ、フェイルソフトモード（若干のスロ
ーダウンはあっても完全な処理能力は保持される方式）
のいずれかにより作動するものでなければならない。
ざらに・単一構成素子の障害があっても・システムの作
動が損われないような方法でシステム全作動させるよう
にする必要がある。システムは障害許容計算全与えるも
のでなければならず、障害許容計算に対してはシステム
内のすべての誤すおよび異常を自動的に補正するか、誤
りまたは障害を自動的に補正し得ない場合にはそれを検
出するかｈ検出できない場合はシステムの残りの部分の
混乱を抑制しまたは許容しないようにしなければならな
い。
単一プロセッサモジュールは障害を生ずる可能性全有す
るので、オンライン利用分野で中断のない作動をするシ
ステムを与えるには複数個のプロセッサモジュールを使
用しなければならないこと当然である。
複数個のプロセッサモジュールを具えたシステムは、中
断のない作動に必要な条件のｌっは満足することＫなる
。しかしながら、後述するところから明らかなように、
システムに複数のプロセッサモジュール全使用すること
は、それ自体、構成素子の障害時に所要処理能力を保持
するに充分なすべての条件全与えるというわけにはいか
ない。
したがって１中断なく作動でせる必要のあるオンライン
、トランザクション指向の大量計算＋ｅ要とする利用分
野に使用する計算システムの場合は１その出発点として
マルチプロセッサを必要とする。しかし、マルチプロセ
ッサの使用が充分なすべての条件全満足するという保証
はなく、従来の技術によりこの種オンラインシステム用
として充分な付加的条件を満足σせるには種々の問題点
があった。
従来技術による中断なきデータ処理に関する研以上のモ
ノリシック形汎用大形コンピュータを共同作動に適する
よう構成するか・あるいけ、袂数個のミニコンピユータ
全相互接続して多重処理能力をもたせるかという方向に
沿って進められてきた０ ２個のモノリシック形汎用大形コンピュータを共同作動
に適するよう構成する同者の場合のアーブローチの１つ
として、２個のコンピュータ［／個の共通メモリーを共
用させる方式が考えられた。
ところが、この形式の多重処理システムでは、共用メモ
リーに障害が生じた場合、全システムが停止する可能性
があるほか、共用メモリーへのアクセスの順序づけ全含
む多くの他の問題を含んでいる。この方式は中断のない
処理に必要な条１’ｌ：のいくつかを展足σせることは
できても、充分な条件のすべてを満足するわけ［はいか
ない。
さらに、汎用大形コンピュータを使用した多重処理シス
テムの場合は、各コンピュータ全モノリシックユニット
として構成しており、システムに組配置構成素子を要し
ないまでも、パッケージシステム、空調システム等を含
むすべての構成素子を２重配置とする必要がある。
また、複数個のミニコンピユータ全使用する他のアプロ
ーチの場合は、（汎用大形コンピュータと使用するアプ
ローチの場合も同様であるが、）もともとコンピュータ
ネットワーク用として構成されることのない通信リンク
？コンピュータ間通信に適応させなければならないとい
う難点があり、したがって、入出力チャネルを介して所
要通信リンクを作成するのが通例であった。この入出力
チャネルを介しての接続はプロセッサ自体の内部転送に
比し必然的に遅くなり、したがって１このようなプロセ
ンサ間リンクによるプロセッサ間通信はかなり低速きな
らざる２得ない。
’Ｇ　ラＫ　）フロセンサ間接続には特殊なアダプタカ
ードを必要とするため、その価格がシステム全体の価格
に大幅に７１０算きれ、しかもシステムの停止をきたす
ような単−構成紮子障害の可能性を誘発するおそれがあ
る。この臨界的な単−構成紮子障害の問題を解決するた
め、２重のプロセンサ間リンクとアダプタカードに付加
した場合は、すらに大幅な総合システムの価格の増大を
もたらすことになる。。
また、すべてのプロセッサ間に２重のリンクおよびアダ
プタカードと配置した場合は、一般的に操作上の観点か
らされめて取扱いが厄介であり・かつ複雑となる。
また、従前の技術によるときは、周辺装置への接続方法
に関しても、他の問題点全提起している。
すなわち、マルチプロセッサ内の１つのプロセッサの単
−人出力士＠に多数の周辺装置ビ接続し１当該プロセツ
サが障害を生した場合ＶＣＩ″ｉ、障害プロセッサがプ
ロセッサ間接続に介してシステム内の１つまたはそれ以
上の他のプロセッサにリンクでれていたとしても、周辺
装置全システムに利用することは不可能となる。
この問題？解決するため・従来の技術においては・値数
の入出力母線を相互接続するための入出力母線スイ゛ン
チを設け、特定の入出力母線上の周辺装置に関連するプ
ロセッサが障害？起したときでも、周辺装置ニアクセス
しつづけることができるようにしているが、前記母線ス
イッチは高価につき、また全システムの大部分全ダウン
σせる恐れのある単−構成素子の障害の用１泪性全秘め
ている。
また、この他、従来のプロセッサシステム用のソフトウ
ェアに関しても大きな問題点があった。
この櫨多重処理システム用オペレーティングシステムソ
フトウェアは従来は存在しない傾向が強かった。すなわ
ち、この種マルチプロセッサシステム用ソフトウェアの
開発はなだれたとしても、それは少数のプロセッサに限
定菖れるもので、プロセッサの迫力口を要するようなシ
ステムに適するものではす＜、多くの場合、オペレーテ
ィングシステムに変更全卵えるか、あるいはユーザー自
身のプログラムに若干のオペレーティング機能？もたせ
る必ｙかあり、したかつて、作動所要時間が長く・かつ
高価なものになっていた。
するための満足な標準オペレーティングシステムはなく
、また、計算能力？増やす必要が生じたとき、プロセッ
サモジュールに迫力０しうるような余裕をもって構成し
た多重処理システムにおいて、付加的プロセンサに目動
的に適応しうるようなオペレーティングシステムもなか
った。
本発明の主要な目日′：Ｊは、上述のような従来技術の
問題点全解決したトランザクンヨン指向・オンライン利
用分野ｖｃ適するマルチプロセッサシステムを構成しよ
うとするものである。
また、本発明は、単一構成素子の異割によってシステム
が停止したり、システムの作動に重大な影響を及ぼすこ
とのないようなマルチプロセッサシステムを提供するこ
と全基本的目的としている。
この観点から・本発明マルチプロセッサシステムは、シ
ステム内のいずれに対しても機械的または電気的に接続
した単一構成素子が存在しないような構成としている。
また＼本発明の他の目的は、発生する可能性のステム作
動に影響全方えないよう保証するにある〈テラに１本発
明け、ユーザーがシステムハードウェアやプロセッサ間
通信のプロトコルに関してわずられ芒れることのないシ
ステム構成と基本作動モードを与えること２他の目的と
する。本発明においては、すべての主要構成素子全モジ
ュール化し１システム？停止させることなく、任意の主
要構成素子全取外し１交換しつるようにしており、芒ら
に、システムの中断をきた１−ことなく、あるいはハー
ドウェアやソフトウェアに変更を加えることなく、適当
な位置に（標串プロセッサモジュールの追加により水平
方向に、あるいけ、多くの場合・周辺装置の追加により
垂直方向［１システム全拡張しつるようにしている。
本発明マルチプロセッサシステムは複Ｐ　個ｏ　（ａ別
プロセッサモジュールおよびデータ径＃ｊを含む。
本発明の一実施例においては、／６個の個別プロセッサ
モジュールを１つのプロセッサ間＠祷により相互に接続
し、多重処理および多重プログラミングを行うようにし
ている。また、上記冥施例の・　場合、各プロセッサモ
ジュールは３２個までのデバイスコントローラ（周辺別
器制御装置）を支援し、前記各デバイスコントローラは
ｇ個までの周辺装置を制御しつるようにしている。
まり、システムのすべての主要溝成緊子間には・複数個
の個別通信径路およびボート部と設け、各プロセッサモ
ジュール間およびプロセン”　％ジュールと周辺装置と
の間で／りなくとも２つの径路にわたって常に通信が可
能となるようにし・単一構成素子の障害によってシステ
ムの運用が停止することのないよう構成している。
これらの複数個の通信径路は各プロセッサモジュール？
相互に接続するプロセンサ間多重母線・各デバイスコン
トローラ内のマルヂボート部ならびに少なくともλつの
異なるプロセッサモジュールによりアクセスさせるため
各テバイスコントローラに接続する入出力母線に含む。
各プロセンサモジュールは標串モジュールによりこれ？
形成し、モジュールの部分として中央処理ユニット、主
メモリー・プロセッサ間制御ユニットおよび人出方チャ
ネル全含む１〕 また、各プロセッサモジュールは、それぞれ各モジュー
ル内に基本命令セットとして包含されるマイクロ命令ニ
より作動するパイプライン形マイクロブロセノサヲ具え
る。
各プロセッサモジュール内のＭ本命令セッｈＨ・プロセ
ッサ間通信リンクがあるという事笑を認識し、システム
に付加的プロセッサモジュールが追加された際＼オペレ
ーティングシステム（各プロセッサモジュール内にその
コピーが記憶されている０　）はシステムハードウェア
またはソフトウェアのいずれにも変更？要せずして、現
在のオペレーティングシステムの範囲内での作動に新し
い資源〔リゾース〕を使用することができる旨全報らせ
る。
パー７フーマンス全向上させ、かつ、きわめて早いトラ
ンザクションレート全保持するため、各プロセッサモジ
ュールには入出力作動専用の第２マイクロプログラムを
包含せしめる。
また、中央処理ユニットおよび入量カチャ末ルの双方に
よる主メモリーへのテユアルボートアクセスは、入出力
転送のためメモリーへの直間アクセス全可能とし、パー
７フーマンスの同上に役立たせるようにしている。
各プロセンサモジュールは最少微の大形印刷回路基板上
に適合するよう物理Ｂ′ＪＶｃ構成する０このように、
各プロセッサモジュールに対して愼か数枚の基板し〃）
使用していないため、パンケージのためのスペースが節
約でき、がっ、すべてのプロセッサモジュールを相互接
続するに要するプロセッサ間母線の長さを最小にするこ
とができる。また・このようにプロセンサ間母線の長σ
？相対的に短かくした場合は、プロセッサ間母線上の信
号の質の低下は最小となり、また・プロセッサ間母盤上
における高速通信が可能となる。
各プロセッサ間母線は高速の同期母扉により形ｔ、Ｌ、
プロセッサ間通信におけるオーバーヘットタイム（無駄
な時間）ｆｔ最少にし・システムに高いスループットレ
ートの達成に可能にしている。
＋Ｉ１１　別Ｏ各ｍ　ｍコントローラ！汁書；（ｊ＋　
Ｌ小才−イ・−伝送分監視（モニタ）する。ｆｆｉ線フ
ン）ローラは。
プロセッサ間母線全弁しての任意の２ブロセ゛ノサモジ
ユ一ル間のデータ転送の優先順位を決めるためのプロセ
ッサ選択論理部２含み、また、母線コントローラは、プ
ロセッサモジュールの送受信機対を設定するための母線
制御状態論理部と、送受信対間の母＝’を介しての情報
転送のためのタイムフレームと？含む。
各母線コントローラは母線クロック２含み、また各プロ
セッサモジュールの中央処理ユニ゛ントはそれ自体の別
のクロックを有する。このように、１＠明ＶＣおいては
、全マルチプロセッサシステムを停止てせる可能性のあ
る単−ｆ／Ｉｌｌ成累子の障害の影響を受けやすい王ク
ロック系を匣用しないようにしている。
各プロセンサモジュールは、そのプロ七゛ンサ間Ｍｕｍ
ユニット内に、ブロセソヅ間借線全弁シての通信用とし
て使用する若干量のプリント基板状回路？具える。
また・各プロセッサ間ｆｉｉｌｊ副ユニットは、プロセ
ッサ間母線に妨害を与えないで中央処理ユニットにより
空き状部および充填状態になりうる高速バッファ（複数
のインキューバッファと７個のアウトキューバッファ）
を含み、これによりプロセッサ間母線上のデータ速度全
任意の単一対プロ七′ンサにより保持しうるデータ速度
より高速に保持しつるようにし、ている。かくすれは、
複数対プロセッサモジュール間にいくつかのデータ転送
全外見的には同時ベースでインターリーブ芒せることか
できる。
プロ七°ノサ間母線は特定の各中央処理ユニットとけ非
同期的に作動するため、各インキューおよびアウトキュ
ーバッファはプロセッサモジュールまたは母線制御ユニ
ットのいずれかによりクロックされるようにし、これら
双方によって同時にクロックされないようにする。
したがって、各インキューバソファおよびアウトキュー
バッファは上記に関連して、プロセッサ間制御ユニット
内に１母線クロツクと同期して作動するある論理部と、
中央処理ユニットクロックと同期して作動する他の論理
部と？具える０このような論理の組合せ（゛インターロ
ック）は・１つの状態から他の状態への複数個の論理の
転移を可能にし、非同期的に作動するプロセッサ間母線
とプロセッサモジュール間の転送におけるデータの喪失
を防止する機能？有する。
また、プロセッサモジュールの電源低下（ダウン）が生
した場合に、プロセッサモジュールの制御機能の賢夫に
よりプロセッサ間１げ線上に過渡効果を生ぜしめないよ
うな論理部を配置し、かくして、プロセッサ間母線上の
プロセンサモジュールの電源低下（ダウン）により他の
任意のプロセッサ間母線の作動に妨害２与えることのな
いようにしている。
母標コントローラおよび各ブロセ゛ンサのプロセッサ間
制御ユニットは共同作動しく中央処理ユニットによる処
理と並行してあらゆるプロセッサ間母御処理を行い・処
理能力に無駄？生じないようにしている。この母藏督理
け１母蓚転送の設定（どのプロセッサモジュールが送信
中で・どのプロセッサモジュールが受信中かを設定する
こと）に必要なプロセッサ間母線サイクルが実際伝送さ
れる情報ｌに比しきわめて少なくて済むような低プロト
コルオーバヘッドで行われるようＫする。
母線コントローラのプロセッサ選択論理部ハ、プロセッ
サ選択論理部から各プロセッサモジュールに伸長する個
別の選択ライン全含む。前記選択ラインハ、プロセンサ
モジュールの送受信対＆Ｉ−＋びに送受信対間のプロセ
ッサ間母線全弁しての情報転送用タイムフレームラ設定
するプロトコルにおいて３つの方法で使用ぜれる０すな
わち、選択ラインは、（１）どの特定プロセッサモジュ
ールが送信を希望しているかを決定するためのポーリン
グ２行い、（２）どの特定プロセッサモジュールが受信
を希望しているかという受信プロセンサへの間合せに対
する受信を行い、（３）送信コマンドとともに・送信プ
ロセッサモジュールに対して送信用タイムフレームを報
知するために使用される。
受信プロセッサモジュールは、受信プロセッサモジ−＋
−−ルによる要求がなく、かつ、ノフトウエア命令なし
に到来データを受信するようこれを同期でせる。
プロセッサモジュールのｌ送受信対間のデータブロフク
の伝送はプロセッサ間−ｔｉＪａ＋ｔ−介してバケット
形状により行われる。各パろット転送の終りには、受信
プロセッサモジュールのプロセッサ間制御ユニットはプ
ロセッサ間母線から論理的すこ切離され、母線制御状態
論理部がプロセッサモジュールの異なる送受信対の他の
シーケンスと他の送受信対プロセッサモジュール間のパ
ケント転送用のタイムフレームを設定することを可能に
する。
かくして、前述したように、プロセッサモジュールの記
憶速度より速いプロセッサ間母線のクロック速度のため
、プロセッサモジュールの異なる送受信対間における複
数個のデータブロック転送を見掛は上向時ベースでプロ
セフ１ノ間母線上にインターリーブさせることができる
０ 各プロセッサモジュールメモリーはプロセッサモジュー
ルとプロセンサ間母線の各組合せに対してそれぞれ別個
のバッファ２具える０ また、各メモリーはプロセッサ間母線よりの到来データ
を受信プロセッサモジュールのメモリー内の関連バッフ
ァの特定記憶場所に指向σせるための母線受信テーブル
を含む。各母線受信テーブルはＡ到来データ全記憶すべ
きアドレスと送信プロセッサモジュールから要求（期待
）されるワード数と含′ｔｆ母線受信テーブルエントリ
ー（入口）を有する。前記母線受信テーブルエントリー
は各パケットの受信後、プロセンサモジュール内のファ
ームウェアにより更新でれるようにするほか、ファーム
ウェアとともに作動して、すべてのチータブロックか満
足に受信はれたとぎプログラム割込み全与えるか、ある
いはプロセソ→ノ間母線？介してのデータ伝送過程にお
ける誤りの使用に応して、プロセッサモジュール内で現
に実行でれているノブドウエア命令に割込み全与えるよ
うにする０データブロツク転送の終了時においてのみプ
ログラム割込全方えるようにすることは、プロセッサモ
ジュール内で現に実行でれているノットウェアに対して
データの転送全透過モードｈｃ　Ｌ・瞑り使用に応して
割込全方えることはデータの伝送に関する完全チェック
を与える。
ネ発明マルチブロセッザシステムの入出力サブシステム
は単一フロセッサモジュールの異常があつグこ場合でも
、システムの作動を害なうことのないようこれを構成す
る。
さらに、前記入出力サブシステムは１されめで高いトラ
ンザクションレート（処理速度）全取扱い、スルーブツ
ト？最大にし、かつ、プロセンサモジュール内で実行中
のプログラムに与える妨害を最小にするようこれ全構成
する。
１１ノ述したように・各フロセッサモジュールは入出力
作動専用のマイクロプロ七ツリ゛を含む。
人出カンステムはデータ転送の終了時にのみプログラム
割込ｔ−４える割込駆動システムで、これによりＡデー
タの転送中に中央処ｌ」ユニットが装置に専用でれない
ようにしている。
各入出力チャネルは、複数個のデバイスコントローラよ
りのデータの複数ブロック転送に見掛は上同時ヘースで
取扱いつるようこれ全ブロック多重化する０これは、入
出力チャネルとデバイスコントローラ内のストレス応答
パン７ア間の転送において１町変長バーストデータ全イ
ンターリーブすることにより行うことができる。
前述のように、各テバイスコントローラはマルチボート
全頁し・各ボート部に別々の入出力母線全接続して、少
なくとも一つの異なるフロセッサモジュールによりアク
セスされるよう各デバイスコントローラｋ　ｋ　ａｙｔ
する。
うな構成とし、またあるボート部の構成素子部分が他の
ボート部の構成素子全形成することのないようにし、あ
るボート部の単一構成素子の異常が他のボート部の作動
に影響を与えないようにする０各デバイスコントローラ
は、一時のアクセスに対し１つのボート部のみを選択す
るための論理部？含み・１つのボート部への誤りデータ
の伝送によって他のボートｍに影響ｋＪｂえることのな
いようにする。
また、本発明人出カシステムはフェイルソフトモードで
周辺装置とインターフェース芒せるようにする。すなわ
ち、ｌっの経路上の障害の場合に備えて各特定周辺装置
に対して多重径路全段け、１つの径路に沿っての装置の
障害またはプロセッサモジュールの異常があっても、装
置への他の径路上にあるプロセッサモジュールの作動に
影響２与えないよう配慮している。
また、本発明入出カシステムは、システムに任意の形式
の周辺装置全配置しつるような構成とし１しかも入出力
チャネル帯域幅を最大限に使用しうるようにしている。
すなわち、デバイスコントローラには、デバイスコント
ローラと入出力チャネル間のすべてのデータ転送が最大
チャネルレートでｔテわれるようなバッファ全与える。
デバイスコントローラはそれ〔日本と周辺装置との間は
バイトで転送することかできるが、それ自体と入出力チ
ャネル間のワード転送のためには・データ全バックし、
かつアンバックする必要があ本発明においては１入出力
チャネル内にでなく、デバイスコントローラ内にバッフ
ァ全配置しているため、そのバッファリングは特定のシ
ステム形状に必要なバッファリングに限定している。本
発明によるときは・従来しばしば要用されているように
、バッファ全デバイスコントローラでなく入出力チャネ
ル内に配置した場合に必要となるオーバーラン？防止す
るため、各周辺装置ごとｖｃ個別のバッファと設ける？
要しない。
前述のように、各バッファはストレス応答バッファで、
次の一つの利点を有する。
その７つは、各バッファをサーヒス芒れるべき周辺装置
の形式および数量に関係した総合深度？有するよう構成
することができ）したがって、各デバイスコントローラ
に被制御装置の種類に関係するバッファサイズｔもたせ
ることかでさるということである。
第、２に１ストレスル６答バツフア）、＋４造セ本発明
作動モードにより、バッファ相互の通信と娑せずして、
各バ′ンファを共同作動きせることができ、したがって
・入出力チャネルの帯域幅の最適有効使用をはかること
ができる。
’１４　定ノ／：　ソファにかかるストレスは、プロセ
ッサモジュールに対する転送の方向とともに・バッファ
の元、ｌ＊状態または空き状態の程度により決まり、周
辺装置がパン７アにアクセスする場合、ストレスは増加
し、入出力チャネルがバッファにアクセスするとぎ、ス
トレスは減少する。
各バッファはスレショールド深度とホールドオフ深度の
和に等しい深度全頁する。スレショールド深度は浸先度
の高いデバイスコントローラをサービスするのに必要と
する時間に関係し、ボールドオフ深度は同一人出力チャ
ネルに接続された優先風の低いデバイスコントローラを
サービスするのに、必要とする時）Ｍｌに関係する。
ストレス応答バッファは、バッファにかがるストレスを
追跡しつづけるための）１□ＩＩ＋卸論理部を含む。
Ｎ’Ｊ　記制ｊｉｌｔ論理部は、ストレスがバッファノ
スｌ／　ショールド深度をｉω祠する際、入出カチャ不
ルに再接続リクエスト（要求）全するのに有効である。
再接続要求中信号全頁する各バッファは、再妥続要求中
信号全頁するすべてのデバイスコントローラ間の愛先順
位全決定するポーリング計画に応して個別に入出力チャ
イルに接続σれる。
デバイスコントローラか入出力チャ不ルｖｃ接続される
と、データは記憶速度またはそれに近い速度でバッファ
と人出力チャネル間においてバースト形式で伝送される
。
このように、バッファは周辺装置との間では比較的低い
装置速度でデータ？伝送し、一方プロセッサモジュール
との間では、記憶速度またはそγ［に近い速度でバッフ
ァストレスに応じてバースト形式でデータ？伝送するこ
とかできるので、バースト転送を時分−１多重化し１値
数個のデバイスコントローラよりの個々のバースト全イ
ンターリーブして、入出力チャネルの帯域幅の最適有効
利用をｉ−１′たることかでさ、また、異なるデバイス
コントローラからの値数ブロックの転送全見掛は上向時
ベースで行うンよう［することかでさる。
マタ、マルチプロセッサシステムのデータ径路全弁して
のすべてのデータ転送に対しては広汎な誤りチェックと
誤り抑制のための配照全している。
誤りチェックはデータ径路上におけるパリティチェック
およびチェック加算、ナらびに王メモリーシステム円に
おける誤り検出および誤り訂正を含む。
また、誤りチェックは入出力チヤ不ル内のタイムアウト
（時間切れ〕制限全会む。
入出カンステム内には、特定のデバイスコントローラお
よび装置に対してメモリー内のバッファ記１！ｌ城全規
定するための各周辺装置に対するλワードエントリー全
頁する入出力制御テーブルにより誤り抑制２与えるよう
にしている０削記２ワードエントリーの各々は王メモリ
ー内のバッファ記憶場所ならびに装置への特定のデータ
転送のため任意の特定時間に転送葛れる残りのバイトカ
ウント長を記述する０入出力制御テーブルは、デノくイ
スコントローラ内でなく、各プロセッサ内に配置し、カ
ウントワードまたはアドレスワード内の任意の欠陥（誤
り）の結果をカウントワードまたはアドレスワードが物
理的に配置きれている単一プロセッサモジュールに封じ
込めるようにする。共通のデバイスコントローラおよび
関連の周辺装置Ｋａｍした各プロセッサモジュールはそ
れ自体の入出力制御テーブルのフビー全含む。かくすれ
ば・各プロセッサモジュールはそれぞれそれ自体のテー
ブルエントリーの正確なコピー全頁しているため、１つ
のプロセッサモジュールのテーブルエントリーに欠陥（
誤り）があっても・他のプロセッサモジュールに影響を
与えることはない。
本発明マルチプロセッサシステムは、マルチプロセッサ
システムの一部ニ対する電源の障害を生じた場合にも、
システムの残りの部分の作動を停止芒せないような方法
で個別の電源からプロセッサモジュールおよびデバイス
コントローラに電源全供給するよう形成しｆｃ電＃、（
配電フシステムと具える。
かくすれば、任意のプロセッサモジュールまたはデバイ
スコントローラへの電源全低下（ダウン〕でせることが
できるので、マルチプロセッサの残りの部分をオンライ
ンで機能させながら、電源断状態でオンライン保守を行
うことが可能となる。
本実施例による電源システムは、各プロセッサモジュー
ル用の個別電源と各デバイスコントローラ用の２個の個
別電源と全含む。
λつの個別電源は、一方の電源に異常を生じた場合、他
の電源からデバイスコン１０−ラに全電力に供給するこ
と全可能にするスイッチを介してデバイスコントローラ
と関連して作動させるようにする。
また、本発明電源システムは、あるプロセッサモジュー
ルに関連する電源の障害時においてＸ尚該プロセッサモ
ジュール内の論理状Ｈを節減するのに有効な電源障害警
報信号全発生し、電源が復旧しり場合、プロセッサモジ
ュール？データのロスなく既知の状態における作動に戻
すようにしている。
本発明マルチプロセッサシステムのメモリー（記憶装置
）は、これをユーザーデータ１システムデータ、ユーザ
ーコート°およびシステムコードのｖつの論理アドレス
記憶域に分割する。このように、メモリーｔｖつの個別
の論理アドレス記憶域に分割することにより、データか
らコードを分離して、コードを変更し得ないようにする
とともに１オペレーテイングシステムプログラム全ユー
ザープログラムから分離して１ユーザーが不注意にオペ
レーティングシステム全破壊し得ないようにしている。
また、本発明マルチプロセッサシステムハ種々の機能を
遂行するメモリーマツプ全有する。
マツプの７つの機能は仮想メモリーシステム全与えるこ
とで・前記仮想メモリーシステムにおいては・コードお
よびデータのすべては本来再配置可能テあり、ユーザー
はシステムプログラムＬしくはユーザープログラムの実
際の物理的記憶場所や、７．テ１．．に接続する物理的
メモリーの量に係わりをもつ必要がない。
マツプｎ　Ｈａ　環アドレス全土メモリーのページ用物
理的アドレスに翻訳し、王メモリー内にないぺ−ジに対
してページ障害割込？与えるＯオペレーティングシステ
ムは、物理的ページアドレスかユーザーに見えず、また
、論理ページを連続する物理的ページ内に配置する必要
がなく、かつ１物理的主メモリー内でなく補助メモリー
内に配置しうるような仮想メモリーシステムを実現する
必要があるとき、補助メモリー（すなわち、周辺装置内
のメモリー）からのページ？プロセンサモジュール内の
王メモリーに移しかえる機能を有する。
また、マツプは保護機能および記憶管理機能を有する。
マツプはメモリーの個別の論理記憶域ごとに個別のマツ
プ？与える０ かくすれば、前述のように、データからフード全分離で
せ、また、システムプログラムからユーザープログラム
全分離系せることにより保護機能？与えることができる
。
また・このことは多重プロゲラミンク゛環境下における
ユーザー間の保護全方える。それは特定ユーザー用とし
て実際に使用でれるマ゛ンブは当該ユーザープログラム
の物理的メモリーページにのみ指向し、したがって、あ
るユーザーが他のユーザーのプログラムのプログラムペ
ージに書込ムことと防止していることによる。かくして
、ユーザーマツプのこの特性により保護レジスタを要せ
ずして１あるユーザーが他のユーザーのプログラム？破
壊することを防止することかできる。
マツプはオペレーティングシステムとともにマツプ記憶
管理機能？遂行し、（１）補助メモリーから使用可能な
ページ全作成し、（２）主メモリー内の物理的ページの
使用頻度の追跡を続け、（３）仮想メモリーページ入出
力転送？減少σせ、（４）オペレーティングシステムへ
の割込？減少させることにより、メモリーシステムの管
理における作動の無駄時間Ｃオーバーヘッド）を減少さ
せている。マツプによりこれらの諸機能を達成する方法
は有効な仮想メモリーシステムｔ４える。
物理釣上メモリー内で使用できるページ数には限度かあ
り、したかつ又、物理的ページは、時々補助メモリーか
ら物理的主メモリーに移しかえる必要がある。
効率的記憶管理における１つの重要なポイントは、物理
的主メモリー内のどのページが、主メモリー内に保有さ
せなければならない程頻繁に使用でれているか全追跡し
続けることである。
また、他の重要なポイントは、まず始めに補助メモリー
にスワップアウト【交換）する？要せずして、物理的主
メモリー内の任意の特定ページ全型ね書き（オーバーレ
イ）することができるかどうかを知ることである。
マツプは各ページに対するマツプエントリーの−Ｓとし
てのヒストリービットを含む。前記ヒストリービット（
物理的にはマツプエントリー内にある）は、ある時間周
期にわたる所定の物理的ページ使用のヒストグラムを与
える。また、本発明においては、プログラム？介在芒ぜ
る必要なしにハードウェアによりヒストリービットを周
期的に蔓新するようにしている。
また、各マツプエントリーは、最後に補助メモリーから
移しかえられた後、特定のページが書込まれたかどうか
を表示する′ダーティーピント”を含む。
シタ力って、マツプは、補助メモリーからページ？移し
かえる必要があり、芒らに物理釣上メモリー内にオーバ
ーレイ用として使用できる空きページ−！たけフードペ
ージがない場合に、物理的主メモリー内の特定ページか
オーバーレイ用候補として適当かどうか？記憶管理者に
決定させ、かつ、オーバーレイを必要とする場合・ペー
ジをオーバーレイする前に１オーバーレイされたページ
＋Ｓ助メモリーに交換（スワップアウト）きせる必要が
あるかとうか全決定でせるための情報？マツプそれ自体
内に有する。補助メモリーには汚れていないきれいなす
べてのページのコピーが保持きれていルタメ、ダーティ
ピントがオンでない場合ニは、スワツプ（交換）全必要
としない。
マツプは主メモリーから隔離されたメモリーの部分内に
配置し１各マツプは物理的メモリーアクセスが行われて
いる間にマツプの再書込ができるように、物理的主メモ
リーへのアクセスに比しきわめて速いアクセス全可能と
するようこれを形成する。かくすれば、マツプの再書込
によりメモリーサイクルタイムの増大全きたすことはな
い。
前述のように、メモリーは中央処理ユニットおよび人出
力チャネルに対するデュアルポートアクセスを有するの
で、入出力チャネルはデバイスコントローラとの間のデ
ータ転送のため中央処理ユニット？径由させると七全要
せず・直接メモリーにアクセスすることができ、したが
って、メモリーに対する中央処理ユニットのアクセスと
メモリーニ対する入出力チャネルのアクセスを時間的に
インターリーブきせることが可能となる。
入出力チャネルによるメモリーとの間のすべてのデータ
転送はシステムデータマノブ全介して行われる。システ
ムデータマツプは論理アドレス全物理的アドレスに訊訳
する過程において付加的ビットを加える。かくすれば、
比較的短い論理アドレスに使用して、通常許容きれるワ
ード幅それ自体より大きい物理的スペースにアクセスす
ることにより１物理的メモリー内のより多数のワードと
のアクセスが可能となる。
また・本発明は半導体メモリーモジュール内の誤り′ｆ
！：検出し、訂正するためのシンドローム解読法を与え
る。
半導体メモリーモジュールの記憶域はｎビットよりなる
ワード全会み、各ワードけ／乙ビットのデータ欄（フィ
ールド）とベビノトのチェック欄（フィールド）２有す
る。
各メモリーモジュールは）すべての単一ビットに同時に
訂正し、すべてのダブルピント誤り全検出し、かつ、ｎ
ビットワード内の任意の場所における３ビツトまたはそ
れ以上のビット誤り全検出するための誤り検出器？具え
る。誤り訂正装置は、チェックビット発生器、チェック
ビ°７　ト比較宅りヨヒシンドロームデコーダ全会む。
チェックビット発生器は、各チェックビットがｇデータ
ビットの直線的組合せよりなり、かつ各データビットが
正確に３つのチェ゛ンクビソトの構成部分であるような
コードを発生する。
′！り、チェックビット比較器は６つの出力ンントロー
ムピントを与える。各出力ンンドロームビノトの入力け
ｒデータビットおよびｌチェックビットである。
びらに１シンドロームデコーダは乙出力シンドロームビ
ットの値２島訳Ｌ１かっ、〃ビットワード°内の誤りの
有無および誤りの形式（誤りのある場合ンを識別する。
また、ノンドロームデコーダにより検出された単一デー
タビットと反転でせて誤り？訂正するため、データビッ
ト補数器を具えている。
かくして）半導体メモリーシステムは単一ビット障害を
許容する特性２有し、メモリーを修理するのに都合のよ
い時間になるまで、単一ビット障害の状態で作動させる
ことができる。
以下図面により本発明を説明する。
’？　／ｌ／チブロ七ツサンステム 第１図はオ発明の一実施例により構成したマルチプロセ
ッサシステムの−ｇｔ示すもので、符号数字３／はマル
チプロセッサシステムの全りｌ示す〇マルチプロセッサ
システム３ノは＋１．１．１別のプロセッサモジュール
３３ｆ！：含み、前記各プロセンサモジュール３３ハ中
央処理ユニツ）　１０左、メモ’Ｊ　−１０７、入出力
チャネルｌＯｑおよびプロセンサ間制御ユニット３Ｓを
具える。
個別プロセッサモジュールはプロセッサ間通信のためこ
れら全プロセッサ間母騨３ｓにより相互に接続する。
本発明マルチプロセッサシステム３／の一要証例の場合
は、／３涸までのプロセッサモジュール３３全！本のプ
ロセンサ間母線Ｂ　（第１図のｘ＊ｍおよびＹ母ｇ＋に
より相互接続している。
各プロセッサ間母線はその母線に関連する母線フントロ
ーラ３７全有する。
母線コントローラ３７、プロセッサ間母線３３およびプ
ロセッサ間制御ユニッ）　５３　（いずれも第１図参照
）は、関連のマイクロプロセッサ／／３、−フィクロプ
ログラムｌｌＳおよび母扉受信テーブルｌｓ。
（いずれも第２図参照〕とともにブロセッザ間母線シス
テムＴｈ４える。このブロセンザ間母線システムの構成
および作動に関しては、第２図ないし第１／図および第
グ２図に示すとおりで１後掲の°ブロセッザ間借線シス
テム′の項で詳述することにする。
また、マルチプロセッサシステム３／は、例えば第７図
に示すディスク妃、ターミナルｑ１磁気テーフ駆動装置
け、カードリーダＳ／およびラインプリンタ５３などの
周辺装置とプロセッサモジュール３３との間でテークの
転送全行うための入出力（Ｉｌｏ　＋システム？具える
。
前記工１０システムはプロセッサモジュールの各Ｉ１０
チャネル１０りに関連する１つのＩ１０母線、？９を含
み、前記各１１０母鞭ｎに１つ−１：たけそれ以上のマ
ルチボートデバイスコントローラＦ／　ｉ接続する０図
示実ｔＩｉｉ例の場合、各デバイスコンドローラグ／ハ
、！個のす４なるプロセッサモジュール３３との接続の
ため、２個のポートｇグ３を有し、各デバイスコン）　
０−　ラＴｅ　２　ｄのプロセッサモジュールによるア
クセスが可能ｌように接続していＺ）。
Ｉ１０システムはＩ１０ヂャネル７０９内に入出力転送
機能全もったマイクロプロ七′ン−１７１１９およびマ
イクロプログラム／、２／を具える（第７２図参照）。
また＼第７２図に線図的に示したように１各プロセツサ
モジユール３３の中央処理ユニツ）　１０！；内のマイ
クロプロセッサ／／３およびマイクロプログラム／Ｉｊ
ｆならびに主メモＩＪ　−／Ｑ７内の入出力制御テーブ
ル／１１０はＩ１０チャネル１０９と関連して作動する
ようにする。
Ｉ１０システムの上記構成素子および他の構成素子の構
成および作動については第１２図ないし第２９図に示す
とおりで、後掲の゛入出カシステムおよびデュアルポー
トデバイスコントローラ゛め項で詳述することｆｆる。
マタ、マルチプロセッサシステムは配電システム３０／
ｆ！：含むＣ前記配電システム３０／は、オンライン＆
　守ｋ　Ｅ’Ｔ　ｋｇにし、かつ各デバイスコントロー
ラに対して電力のゆとりを与えるような方法で個別の電
源からプロセッサモジュール３３およびデバイスコンド
ローラグ／に配電２行うようにする。
第３θ図に示すように・配電システム３０ノは独立した
個別の電源３０３全含む。
個別電源３０３は各プロセッサモジュール３３ごとにこ
れを設け、母ｍ　３ｏｓにより電源３０３から関連のプ
ロセッサモジュール３３の中央処理ユニット１０５およ
びメモリー１０７　ｖｃ電力？供給するようにする０ また、第３０図に示すように１各デバイスコンドローラ
グ／に対しては自動スイッチ３１／　ｆ介して２つの個
別電源３０３から聞方が供粕葛れるよう接続シ、特定の
デバイスコントローラｒ７．を用の一方ノ電源グ／が異
常にきたした場合、そのデバイスコントローラには他の
電源３０３から電源が供給きれるようにし、しかもデバ
イスコントローラに供給でれる電力に中断または脈動を
生ずることなく円滑に切換えが行われるようにする。
配電システムは、デバイスフンＩ・ローラのデュアルポ
ート系とあいまって、７つのボート部グ３またはｌりの
電源３０３のいずれかに異常をきたした場合でも）作動
か停止することなく周辺装置へのアクセスを可能にして
いる〇 若干個の構成素子内に電源オン（ＰＯＮ　）回路ｌにノ
（詳細については第３図に示す。ンど具え）特定構成素
子への電力上ある許容限度以内ＶＣ設定しうるようにし
ている。
例えば、ＰＯＮ回路ｉｉｒ　２各ＣＰＵ　１０！；　、
各デバイスコンドローラグ／および各母彫コントローラ
３７内に配置する０ ＰＯＮ　＠路の口開は、特定構成素子に供給でれる電源
レベル全設定する信号全提供することで、電源がある所
定の許容限度内にない場合・この信号出力？用いてＰＯ
Ｎ　＠路を配置した構成素子の適当な母瀦信号を直ちに
不能とする（禁止する）ものである。
ＰＯＮ回路／１２は・電源オフ状態・電源オフからオン
Ｖｃ運む吠態入菟源オン状態、および電源オンからオフ
に通ひ状態のｑつの状態で叙ｎヒする。
電源オン回＠　／、！’、２は、電力のヂ１］米ととも
にシステムのすべての論理状態を貼動芒せる。ネ発明の
場合電源オン回路ＶＣは為オンライン保守に関連して重
要な付加四仮能？提供させるようにしている〇この目的
のため、本発明においては、独特の方法で［ｉオン回路
回路用して、システム内のすべての相互連絡母線を駆動
するインターフェース回路の制御２行うようにしている
。
配電システムの構成および作動については、第３０図な
いし第３３図に示すとおりで、後掲の“配電システム′
の項で詳述することにする。
また、マルチブロセッザシステムはメモリーシステムを
含む、前記メモリーシステムにおいては、物理的メモリ
ーを１つの論理アドレス記憶域、すなわち、ユーザーデ
ータ、システムデータ、ユーザーフードおよびシステム
コードに分割している（第３６図参照）。
メモリーシステムは、すべての論理アドレス全物理旧ア
ドレスに綜訳し・かつ・必要に応じて・補助メモリー内
に存在し主メモリービットから欠如しているページと表
示・ｒ７）ためのマツプ１１０７および制−輪ｆ４部グ
ｏｉ　（第ｙ図ａｉｓ　Ｉｔ（＋　）を具え、ユーザー
には物理的ページアドレスの見えない仮想メモリー全実
現させるようにしている。
メモリーシステムは中天処理ユニット１０ｊ８よびＩ１
０チャネル１０９によりメモリーにデュアルポートアク
セスが可能となるよう形ｆｆ１ｆる。かくすれば、工１
０チャネル１０９はデバイスコンドローラグ／との間で
データの転送全行うため、中央処理ユ塾＼柑Ｓ処箱楳ニ
ッ）　１０夕を経由せ丁メモリー１０７に直接アクセス
することができる。
メモリーシステムの構成および作ｉ！ｌＩについては第
３グ図ないし第７７図にもとづき、後掲の゛メモリーシ
ステム°の項で詳述することにする。
メモリーシステムには、半導体メモリー管理用する場合
・すべての単一ビット誤り全訂正し、すべてのダブルビ
ット誤りｔｍ出する誤り沃出システムを設ける。この誤
り検出システムは／４ビットデータ欄および６ビツトチ
エツク＠（第３７図参照）と使用し、単一ピント誤り全
訂正するため１第ｎ図に示すようなデータビット補数器
ｐｆ７全具える。
誤り検出システムの詳細については第３７図ないし第１
Ｉ１図により後述する。
上述のシステムおよび各膚成繋子の詳細全説明する前に
、本明細書で使用している術語の意味につき説明するこ
とにする。
”ソフトウェア°なる語はオペレーティングシステムま
たはユーザープログラム命令全意味し、゛ファームウェ
ア”なる語は読取り専用メモリーのマイクロプログラム
全意味し、また“ハードウェア”なる語は実際の電子的
論理回路およびデータメモリー？意味する。
オペレーティングシステムは、当該プロセッサモジュー
ルにアクセス可能なすべてのシステム資Ｗの割当てに関
する主制御？含み、各プロセッサモジュールにおいて美
行される主制御プログラム全形成する。オペレーティン
グシステムは計画的機能を与え・いかなるプロセスＱこ
当該プロセッサオペレーテイングンステムは主メモリー
の使用割当てを行い（メモリー管理）、がり補助メモリ
ー管理用ファイルシステム全作動させる。ざらに、前記
オペレーティングシステムはメモリーシステムの管理を
行い・これによりブロセッザ間母線に情報転送能力を与
える。
オペレーティングシステム配置ハ上述のマルチプロセッ
サシステム構成素子のモジュール配置全′全体的（グロ
ーバル）°′な（覆成大子が存在しないよう並列配置と
する。
ソフトウニアンステムの最低レベルにおいては１プロセ
スとメツセージの２つのＭ本ｎｍ成要素（エンティティ
〕が実行される。
プロセスはシステム内における制御の基本的構成要素で
ある。
各プロセスは専用テークスペースおよびレジスタ値なら
びに可能な共用コードセ゛ノドによりＪし成ｆる。また
、前記プロセスは共通テークスペースにアクセスするこ
ともできる。
プロ去・′ノ→トエ・づ１−ル２ン由ｒ／ｒ　＋、−＋
々料ハゴ＋＋　−Ｊ−Ｍ全共存せしめる。
プロセスはユーザーの書込んだプログラムでもよく・ま
た、例えば工１０装置のル：］御あるいは他のプロセス
の作成および削除のような専用機能をもたせることもで
きる。
また、プロセスは他めプロセス〃）らのサービスをリフ
ニス）（要求）することができ）上記の他のプロセス全
同一プロセッサモジュール３３内にリクエストを行うプ
ロセスとして配置し、または他のプロセッサモジュール
３３内に配置することもできる。
各プロセスは非同期モードでそれぞれ作動する。
したがって、各プロセスは、“競合′することなく（す
なわち、どのプロセスが最初にスタートしたかというシ
ーケンスにより結果が左右でれるような条件でなく）、
サービスに対するリクエストを待たせるような通信方法
、したがって、”メソセージ”の必要性にもとづいたＦ
ＪＩ則正Ｌｒ通信号法全必斐とする。プロセラタモジュ
ール間通信の詳細については後述する。
マタ、スべてのプロセッサモジュール間通信は、プロセ
スが同一プロセッサ七シュ〜ル内にあるか、異なるプロ
センサモジュール内［、ｔ）るかということとけ無関係
に、各プロセスに対して向しに見えるようにしなければ
ならない。
後述するように、ソフトウェア構造はハードウェアと並
列化させている。かくすれば、ハードウェアのある構成
素子に対して、異なる種々のプロセスを配列および機能
において等価とみなすことが可能となる。
例えば、Ｉ１０チャネルｉｏりがＩ１０母線煮を介して
デバイスコンドローラグ／と通信するのと口しように、
ユーザープロセスは、メツセージシステム？用いて当該
デバイスコントローラ＆／に関連するプロセスに対して
リクエスト全行うことかできる。
この８合、装置Ｗプロセスは、デバイスコントローラＬ
ＩｌがＩ１０母線−？９　ｋ介しチェ１０チヤネル１０
９　Ｋ情報を戻すのと同しような方法でステータスを元
に戻す。
ソフトウニアンステムの他の基′Ａζｍ　＋（Ｉｊ成要
＝；３（エンティティ）であるメツセージは、サービス
に対するリクエストおよび任意の所要データよりなり、
リクエスト妙）終った際、任意の所要値かリクエストし
ているプロセスに戻でれる。
２つの異なるプロセッサモジュール３３内のプロセス間
でメツセージ全通信しようとする場合には）プロセッサ
間借ＭＢを使用するが、前述のように、プロセス間のす
べての通信は、プロセスが同一プロセンサモジュール３
３または異在るプロセッサモジュール３３内にあるかど
うかに関係なく各プロセスに対して同しに見える。
このソフトウェア摺或は多くの利点全方えることかでさ
、また、このソフトウェア構成方法はきわめて信頼度の
高いソフトウェアを与えることができる。すなわち１ソ
フトウ工ア購造全区分化町ｒｊシとすることにより、モ
ジュールの大きざ全でらに小とすることかでさ、かつ、
モジュール間のインターフェースを明確ＶＣＭ、定する
ことができる。
また・ソフトウェア機能を区分化することＶｒｃ、Ｊ：
す、システムを；らに俣守りやすいものにすることがで
きる。
また、ソフトウェアシステム内の明確に規定きれたモジ
ュールとインターフェースハ、マルチプロセッサシステ
ムに他のプロセンサモジュール３３またはデバイスフン
ドローラグ／全追加する場合のようにく°システムに容
易に拡張でさるという利点を与える。
σら冗、マルチプロセッサシステムおよびソフトウニア
ンステムのユーザーに対して、ユーザーがユーザー自身
のプログラムに西くに当ってＸ　ＶＡの機械の構成また
は他のプロセスの物理的記憶場所全知っている必要性か
ないという利便？与えている。
またハードウェアが余裕のある相互接続により複数の機
能的に等価なモジュールを提供しているのと同じことが
、ソフトウェアに関してもいえる。
例えば、異なるプロセンサモジュール３３内のプロセス
間全行き米するメソセージに対しては任意のプロセンサ
量器、ＩｌＩ　ｎを使用しつるようにし、また１当該デ
バイスコンドローラグ”　ｋ　ｉ洗Ｇれた任意のプロ上
ツヤモジュール３３内のプロセスにより各デバイスコン
トローラｑ／を作動式せうるようにすることができる。
上述のマルチプロセッサハードウェアシステムおよびソ
フトウェアシステムによるときは１機能ＦＦＪに等価な
同一構成の複数個のモジュール間？余裕をもたせて相互
接続するようＯこしているため、ユーザーは障害許谷形
アプリケーションシステム？生成するこ、ｌ！：が可能
となる。
プロセッサ間母線システム 前述のように、個別の各プロセンサモジュール３３は、
各々関連の′ｅ：線コシコントローラ３フり制御芒れろ
２本のプロセッサ間母ｇ　（Ｘ母線およびＹ母層）によ
りこれら？相互に接続する。各プロセッサ間母線３Ｓは
、関連の母線コントローラ３７および各プロセンサモジ
ュール３３内の関連のブロセツ”ｊ　量制御ユニツ）　
５５とあｌ／″Ｉまって、システム内の′ｌ−１：惹ノ
プロセツヅモジュールから他の任意のフ。
セッサモジュールへのマルチモジュール通信径路を与え
る。このようＩｆＣ２本の母線を使用することは、シス
テム内のすべてのプロセッサモジュール間に２つの別個
の径路の存在に可能にし、したがって、７つの通路（ｌ
母線）に障害？生した場合でも、プロセンサモジュール
間の通信が妨けられることはない。
各プロセッサ間母線３３用の母線コントローラ３７ｕ、
本実７４例の場合、プロセンサモジュール３Ｆカら分離
した独立のコントローラにより形成する。
各プロセンサ間母線３ｊは、母線コントローラ３７内の
母線クロック発生器により時間同期を与えるようにした
同期０経とする。また、各母線に関連するすべてのモジ
ュールのブロセツヅ間制？ＭＪユニソ）　３３は、母線
を介しての転送の間その四線クロックと同期した状部変
化を与える。
また、後述するようＫ　％　ＣＰＵ　１０．ｆはブロセ
ノヅ間母線クロックとは異なるクロックで作動きせる。
したがって、ＣＰＵ　Ｋよリブロセッづ間制ｍユニ゛ノ
）　５５内のアウトキューバンファを元横状態Ｋｆる間
、またはインキューバンファと空き状態にする１”＋５
　Ｕ　％、　ＣＰＵクロ・ツク速度により作動が行われ
るが・プロセッサ間母線？介してのバケット伝送は常に
母線クロック速度で行われるようにする。
本発明の重要な特鍬は、プロセッサ間母線全弁して伝送
きれる情報を種々のＣＰＵ　１０ｓのクロックＭ度と時
間的に同期きせることを要せずして高い伝送速度で転送
するようにしたことである。また、プロセッサ間母繰全
介しての情報の転送速度はメモ！Ｊ　−＠　１０７との
記憶速度による直接メモリーアク七スによりＨ１゛容σ
れる速度よりきわめて早くし、マルチプロセンサシステ
ム内ニ多数のプロセッサモジュール分接続した場合でも
、元号な母線帯域幅？保有しうるようにしている。
各ＣＰＵ　１０Ｓに対して別個のクロックを使用するこ
との利点は、主システムクロックを必要としないことで
１これにより全システムを停止させる可能性のある単−
構成緊子障害の要田を除去している。
プロセッサｌｌ’ｌ　ｉ’ａｌＪ　ｉａユニソ）　５５
は１その中に配置した論理組合せとあいまって１テータ
の損失なしＶＣフロセンダ間母線３Ｓをあるりａ゛ツク
速度作動させ、各ＱＰ［Ｊ　／（Ｂ；をそれ自体の個別
クロック速度で作動式せること？可能にしている。
母線を介して伝送式れる情報は複ｄ１ワードパケットで
伝送するようにする。本発明実旌例の場合、各パケット
はｌ乙ワードパケ゛ノドにより形成しており、そのうち
ｉｓワードとチータワー１゛とし−ｌワード？チェック
ワードとしている。
個別モジュール３３のプロセッサｔＪｌ　静１　＠ユニ
　〕）ｓｓ　、Ｈ、ＩＩ：ひ母線コントローラ３７内の
制御論理は詳２［１１なプロトコルに従って行う。前記
プロトコルは、送受信対ｔＶ定するためのもので、テー
タバケント転送用のタイムフレームを与え・テータバケ
ノト転送用タイムフレームの終りに、母線コントローラ
３７全他のこの１重シーケンスのため解放するようにす
る。これらの樽能？実行する方法については第３図ない
し第９図により後述することにする。
Ｘ母線３Ｓの構成はＹ母線３Ｓと同様であるので、１つ
の母線についてのみ詳ａに説明する０第λ図に示すよ、
うに、容器６ｇ　３ｓは７６本の個別切線チータライン
９．５本の個別母藏プロトコルライン、５９．１本のク
ロックライン６１および各プロセッサモジュール３３用
の１本の選択ラインＩ！Ｌ？ヲ含む。
また第２図に示すように、各プロセッサモジュール３３
のプロセッサ間制御ユニツ）　５３は２つのインキュ一
部４５（Ｘインキュ一部４６よびＹインキュ一部ンなら
ひに共用アウトキュ一部６７全含ＴＪ。
第を図において、共用アウトキュ一部６７は記憶機能？
有するアウトキューバッファ６９と含む。本実施例の場
合、バッファ６９は各々ｌθビットよりなる／乙ワード
に有する。前記バッファ砺はＣＰＵによりロードきれ、
パケットの伝送時までデータ全保持し、パケットの伝送
時［は、後述するようにデータ全母線にゲートアラ１す
る機能２有する。
また・アウトキュ一部６７は・冥Ｕｍ例の場合・ｔビッ
トレジスタにより形成した受信レジスタ７／　ｉ含む。
このレジスタは、データ？送出しようとすル対象プロセ
ッサモジュールのｆｌＦ　号トトモＶＣＣＰＵによりロ
ードきれる。
アウトキュ一部６７の制御部分は、ＣＰＵクロックと同
期して作動するプロセッサ元横状態論理部７３Ｘ母線ク
ロックまたけＹ母線クロ゛ツクと同期して作動する母瀦
空き状態論理部７５およびアウトキューカウンタ７７全
含む。アウトキューカウンタ７７は、アウトキューバッ
ファｔ９がＣＰＵにより充填でれている間１バッファ６
９全走査してテータ入力全／クノファの各１６ワードに
指向させ、／乙番目のワードがアウト千ニーバッファに
記憶ゴれたとさ、アウトキューバソファ乙９の元填状態
？終了σせる○また、アウトキュ一部乙７は、すべての
アウトキュ一部？Ｘ母線またはＹ母線３Ｓのいずれかに
接蔵するアウト干ニーポインタ７ｑ２具える。前記アウ
トキューポインタ７９は、プロセッサ間ＸおよＯ・Ｙ母
線３５による論理部７３　、７５および）・ソファ乙９
の共用？許容する機能を有する。
第３図に示すように、母線コントローラ３７け母融制御
状態論理部ｇ／、送信カウンタｇ３、プロセッサ選択論
理部ｇ５、受信レジスタＪ７　、パケットカウンタｇ９
および０祷クロック発生器９／　ｉ含む０また、第Ｓ図
において、各インキュ一部６Ｓは、母線クロックと同期
して作動する母腺充填状卯論理部９３、送信レジスタ９
５　、インキューバッファｑ７、インキューカウンタ９
９およびＣＰＵクロックと同期して作動するプロセッサ
窒き状態８ｉ０理部ｉｏｉ　２含む０ 第６図は母線コントローラ３７のｆＪ線制御論理部ｇ／
の状態図、第７図はアウトキュ一部６７の論理部７３お
よび７Ｓの状態図、第ｇ図は・ｒンキユ一部６５の論理
部９３およびｉｏｉの状態図である。
第７図において、プロセッサ充植状態論理部７３は、そ
れぞれ凡例に示すような、ＥＭＰＴＹ　、　ＦＵＬＬ。
ＦＵＬＬおよびＷＡＩＴのｔつの基本的な状態２有し・
母緋空ぎ状態論理部７５は、基本的に、それぞれ凡例に
示すような、ＩＤＬＥ、　５ＹＮＣ，５ＩＣＮＤおよび
ＤＯＮＥのグつの状態ｔ！する。
第７図の記号について説明すると、実線矢印は現在の状
態から次の状態への転移を示し、実線上で終る点源矢印
は図示の転移を生ずるために満足しなければならない条
件を示すＣ 相対的に非同期のクロックで作動している状態マ／ン企
同期きせるには、慎重にインターロックシステムと構成
する必要がある。これらのす要なインターロックは状態
図に点線矢印で示すとおりで、２つの相対的に非同期の
状態マシン全同期させる機能２有する。このように、状
態マシン間全納ぶ第７図および第ざ図示点線矢印は状態
マシンの図示の転移を同期でせる信号２示す。
論理部７３のＦ工ＬＬ状態すζ関していえば、記１ｐア
ウトキュー東件は、アウトキューカウンタ７７か零から
カウント全開クロしてカウント値７３に進むまでＦ工Ｌ
Ｌ状態から出力（エグジット）？生ずることはなく、カ
ラン）／Ｓに進んだとき、ＦＩＬＬ状態はＦＵＬＬ状態
に進む。
同様に、論理部７５の５ＥＮＤ状態はアウトキューカウ
ンタ７７がカウント１５に達する１で選択および送出コ
マンド条件で終ることはす＜、カラン１垣１５ｖｃ達し
たとき、５ＥＮＤ状態はＤＯＮＥ状態に進む。
第７図ｖｃおける星印はアウトキューカウンタ７７の増
分２示す。
第６図は０蓚コントローラの論理部ｇ／に対する状紗図
で・論理部ｇ／は基本的に、ＩＤＬＥ　、　ＰＯＬＬＲ
ＥＣＥＩＶＥおよび５ＥＮＤの１つの状態を有すること
全示す。
第３図の記号は第７図に関して述べたものと同様である
。すなわち、実わ矢印は１つの状態から他の状態への状
態の転移を示し、災線矢印に終端する点線矢印は実線矢
印で表示した転移？起させるためυで生じなければなら
ない条Ｆ’ｌ全量す。この場合、状態転移上の星印は図
示の転移と同時に送信カウンタに３か／たけ増加するこ
と？示す。
第３図に示す点線矢印出カラーｒンは母線コントローラ
からプロセッサ間母線に出びれるプロトコルコマンド全
示す。
第３図８よび共７図の双方において、状態から離れる。
Ｉｉ！ｉｉｇ矢印はＡ例えば、プロトコルラインへの論
理出力信号（母源窒き状態δ１・ｉｉシ１１部７ｓの場
合）あるいはプロセッサモジュールのステータスライン
への論理出力信号（ブロセソリ元横状態論理部７３の鳩
７合）のような当該状態コニリの論理出方を示す。
第ｇ図は母融光填状態論理部９Ｊおよびプロセッサ空き
状態論理部／Ｑ／のａ悪図？示す。
論理ｆｉｌ　９３に対する伏ｙｖｈ、５ＹＮＣ、ＡＣＫ
ＮＯＷ−ＬＥＤＧＥ　、　ＲＫＣＥＩＶＥおよびＦＵＬ
Ｌのμつの状態企含み、論理部／Ｑ／ｖｃ対する状態図
は、ＲＥＳＥＴ、ＲＥＡＤＹ。
ＩＮＴＥＲＲＵＰＴおよびＤＵＭＰのグつの状態と含む
。
図において・冥−矢印もまひ点硼矢印による表示は第を
図および第７図６でっさ辷べたのと同球である。
また、＠ｇ図において、星印はイン干ニーカウンタ９９
の項分？示す〇 第９図は第３図、＠７図および第、！′図で与えられる
状頭変化？生ずるタイムンーウンスヲ示すタイミング図
である〇 第９図示シーケンスは母線クロック速度で、あるプロセ
ッサモジュールからイｍのプロセラづモジュールへのバ
ケット伝送を行う〔この場合・ス・■塚とする受信モジ
ュールはバケット受信可能状態にあるものとする。ｌ。
また１第９図は良好なバケット転送のタイムンーケンス
全量すもので、図の上方から下方Ｖζ向って各個別信号
全表示し、各母線クロックの時間周期は図の左から右に
向って時間か経過することを示している。
第９図の一番上のラインは母線コントローラの状態２示
すもので、各区画マークは第３図示母線クロック発生器
９／のクロック周期またはクロックサイクル全表わす。
１な、−容土のラインの各時間区画は図の左側の記号に
より表示した種々の信号により縦方向に上から下に向っ
て実行される。
第９図の上から〒に向う順ＦＦＬＩｔｃシたがって・各
信号全説明すると、最初の信号（母線コントローラ状態
ラインの下の信号）は５ＥＮＤ　ＲＥＱＵＥＳＴ　（送
信リクエスト）信号（第３図に杓号数字訴で示すプロト
コル群の１つ）で、特に、任、ｔのプロセッサモジュー
ル３３のアウトキュー制御論理部６７により主張（アサ
ート）てれる信号である。この信号は母線コントローラ
ｎの母線制御状態論理部ｇ／ｖｃ伝送はれる（第３図参
照）。
第９図に示す次の信号は５ＥＬＥＣＴ情号（選択信号）
で、母線コントローラ３７のプロセッサ選択論理部ｇ５
から発生し、一時に選択ライン８の１つのみ全弁して関
連のプロセッサモジュール３３に転送される信号を表わ
す。
第９図に示す吹の信号、すなわち５ＥＮＤ　ＡＣＫＮＯ
Ｗ−ＬＥＤＧＥ信号（送信肯定応答信号）は、特定のプ
ロセンサ３３が選択きれ、かつその母纒空き状態論理部
７５が５ＥＮＤ状態（第７図の第３番目の状態）にある
とき、幽該プロセンサ３３　ｖｃよってのみ主張される
。この５ＥＮＤ　ＡＣＫＮＯＷＬＥＤＧＥ信号はバケッ
トを送信しようとしているプロセッサモジュール３３が
そのもの自体であるこ、！ｌ：ｔ　確ｕするため母線コ
ントローラ３７により使用される。
次の信号、すなわちＲＥＣＥＩＶＥ　ＣＯ２，４ＭＡＮ
Ｄ信号（受信コマンド信号）はプロトコルライン虞の１
つを介して伝送される母線コン）ｃｙ−ラｎよりの仇役
全表わす。この信号は次の２つの機能全行う。
まず第１に・この信号は受信５ＥＬＥＣＴ　Ｉ選択）信
号とともに、受信プロセッサモジュール３３ニ間合せ全
行い、その受信モジュールか受信可１ｊｄ状態にあるか
どうか全見出す（第１１′図のＡＣＫＮＯＷＬＥＤＧＥ
状態　）０ 次に、この信号は、対象とする受信モジュール３３のア
ウトキューバッフアＶＡニもそれ自体の送信可能状態デ
ータパケット全有する場合、受信モジュールの母線空き
状８論理部７５全不能にしく票止し）、受信中のモジュ
ールが対象とする受信機番号全データ母線にゲートでき
ないようにするという第２の機能２有する。
この点に関して、送信プロセッサか５ＥＮＤ　ＡＣＫＮ
Ｏ−ＷＬＥＤＧＥ信号？主張している間は、母線コント
ローラ３７による使用のため受信機番号全母線にゲート
している。０鞭３Ｓそれ自体は勿論非方向性母線テアル
ので・制ａ機能用としての母線コントローラ３７による
使用のため、もしくは１ｎ報転送機能用としての他のプ
ロセンサによる使用のため、任意のモジュールにより情
報をデータＩＲｇ５７Ｖｒｃゲートすることかできる。
この場合、モジュール３３はその５ＥＬＥＣＴ　（ａ’
ｉ択）ラインか主グ艮びれ、ＲＥＣＥＩＶＥＣＯＭＭＡ
ＮＤ　（受信コマンド）信号が主張されないときたけ、
ｉＥ線にデータ全ゲートすることができる。
ＲＥＣｇＩｊ７Ｅ　ＣＯＭＭＡＮＤ信号（受信コマンド
信号）か主張法れている時間には、０縣コントローラ３
７は、選択した受信プロセッサモジュールによる受信の
ため送信機番号にデータ母線ｓ７にゲートしている。
次の信号ライン（第９図のＲＥＣＥＩＶＥ　ＡＣＫｉ＋
１ＯＷＬＥＤＧＥライン）は、選択きれた受信モジュー
ルの母線制御状態論理部Ｓ３刀ｉらプロｉコルラインｎ
の１つを介して母線コントローラ３７の母線制御状態論
理部ｇ／に伝送でれる信号全表示し、選択された受信モ
ジュールかＡＣＫＮＯＷＬＥＤＧＥ　Ｉ肯ｇ　ｔｃ、　
答）　状態（第１図参照）にあり、したがって、送信モ
ノニールからの伝送可能パケット全受信しうる状態にあ
ること全示す。
ＲＥＣＥＩＶＥ　ＡＣＫＮＯＷＬＥＤＧＥ信号（受信肯
定応答信号）が受信モジュールにより主張σれなの場合
には、送信機５ＥＬＥＣＴ　Ｉ選択１１．５ＥＮＤ　Ｃ
ＯＭｆ４ＡＮＤ　（送信コマンド〕およびデータパケッ
トのタイムフレーム伝送は起らない。
ＲＥＣＥＩＶＥ　ＡＣＫＮＯＷＬＥＤＧＥ信号（受信肯
定応答信号）が主張法れる場合には、５ＥＮＤ　ＣＯＭ
ＭＡＮＤ　（送信コマンド）ラインで示すようなシーケ
ンスが生ずる。
５ＥＮＤ　ＯＯＭＭＡＮＤ　（送信コマンド）ラインは
、母線コントローラｎの母線制御状態論理部ｇ／から発
生し、プロトコルライン刀の７つ？介して受信プロセノ
ブモジュール３３の母線空き状態論理部７Ｓに伝送でれ
る信号２表わす。
５ＥＮＤ　ＣＯＭ’、’ＡＮＤ（送信コマンド）信号（
は、受信プロセンサモジュールの５ＥＬＥＣＴ　＋選択
）　信号トあい１つて、送信コマンド信号によりブラケ
ント憾れた／６クロツクサイクルの間送信ブロセ゛ノサ
モジュールから受信モジュールにパケット？送信するこ
とを可能にする。
一番下のライン、すなわち、う−タ／／６ラインは上述
のシーケンスの間にデータライン５７上にあられねる情
報２表わす。
データは、この／乙りロックサイクルタイムフレームの
間＆て、選択された送信ブτ」センサモジュールにより
母線にゲート式れ、受１＋４７°ロセ・ンサモジュール
π伝送妊れて、そのイン−１′：Ｌ−バンファη（第５
図参照）に供給される。これは、ＲＥＣＥＩＶＥｏｏＭ
ＭＡＩＪＤ　（受信コマンド）信号に応じて１母線コン
トローラによりＲＥＣＥＩＶＥ　ＡＣＫＮＯＷＬＥＤＧ
Ｅ　（受信肯定応答）信号が受信きれたこと全意味する
０母線コントローラによりＲＥＣＥＩＶＥ　ＡＣＫＮＯ
ＷＬＥＤＧＥ信号（受信肯定応答信号）が受信きれなか
った場合には、５ＥＮＤ　Ｃｏｔ、ＩＭＡＮＤ　（送信
コマンド）信号は主張されず、母線コントローラ３７は
第を図【７ｉ：示すように再度ＰＯＬＬ　（ボール〕状
態となるＯ以下、第２図、第７図、第１θ図および第１
／図により、／プロセッサモジュール３３のアウトキュ
ーバッファ　制御部乙７の標準的作動について説明する
。
第１θ図ニ示すように、プロセッサ元横状態論理部７３
は２つの７リソブ７０ツブＡおよびＢを含み・母線空き
状態論理部７５は２つのフリソブフ【コンフＣおよびＤ
？含む。
第１θ図のＡＢテーブルおよびＣＤテーブルに示す状態
指定は要約すると次のようになる。すなわち、ＥＭＰ’
Ｉ’Ｙ状態は、Ａ−ｏ、Ｂ−ｏとして定義σれ・ＦＩＬ
Ｌ状態はＡ−／、Ｂ−０として定義きれ、ＦＵＬＬ状態
けＡ−／、Ｂ−／で定義され、またＷＡＩＴ状態はＡ−
ｏ　、Ｂ−ｉで定義式れる〇 同様に・Ｏ，Ｄ状態変数の同じ組合せ全それぞれ、ＩＤ
ＬＥ、　５ＹＮＣ，５ＥＮＤおよびＤＯＮＥ状態として
定義づけることにする。また、上記の状態指定は・例え
ば、ＥＭＰＴＹ−Ａ　−Ｂのように論理式の形で与える
こともでき、第１／図の論理式ではこのような記号？使
用している。
第７図示作動状態図において・電源オンダａ動または手
動リセットにより得られる最初の状態は１第７図の左上
部に示すＥＭＰＴＹ状態である。
プロセッサ冗填論理部７３のＥＭＰ’！’Ｙ状態は、第
７図［ＥＭＰ’ｒＹ状態から離れる方向で示した点線矢
印ＲＤＹで表示するように、その状態の存在２示すレデ
ィ信号を中央処理ユニツ）　（ＣＰＩＪ　ｌ　ｉ□ｓに
供給する。
ＣＰＵファームウェア（マイクロプログラム）は、プロ
七′ノサ間借礫を介しての伝送全必要とするとき１前記
レディ信号に兄：じて、！シ３７図示線図に、到来する
点線矢印で表示した記憶受信信号（ＳＩＲＯＶ信号）全
与えろ。この記憶受信信号はＥＭＰＴＹ状態全ＦＵＬＬ
伏Ｍｖｃ進める状態転移全回１期させる働き？する。
またＡデータｔアウトキューバンファ６９　Ｋ　転送す
るためのＣＰＵファームウェアは、バンファ乙９に記憶
芒せるべき各ワードに対して記憶アウトキュー信号（第
７図示線図に到来する点堰矢印で示す）牙与える。
この記憶アウトキュー信号は、その元止の都度、零カウ
ン］・で始まるアウトキューカウンタ７７ヲカウント値
／ｊに達するまで進める。
かくして、７６回目の記憶アウトキュー信号の発生にと
もなって・第７図冗冥線矢印で表示するＦＩＬＬ　ａ態
からＦＵＬＬ状態への転移がＤＪ能となる。
プロセンサ光填状態論理部のＦＵＬＬ状態は、第７図示
論理部７３のＦＵＬＬ状態から論理部７５　Ｋ至る点線
矢印で示すように母線空き状態論理部に同期条１牛？与
える。
プロセッサ光側状態論理部７３は、母線空さ状態論理部
７ＳがＤＱＮＥ状態に達するまで・ＦＵＬ、Ｌ状態を保
持する。
次に・第７図の付号数字７５に示す母襟空き状態論理部
について説明ｆ；５と１この場合にも、電源オン始動ま
たは手動リセットに」：り初期の状態ＩＤＬＥ刀）与え
られる。
母線空き状態論理部７５は・プ「１セッサ充項状態論理
部７３のＦＵＬＬ状態から点線矢印で示すように５ＹＮ
Ｃ状態への転移か計容されるまで、よりＬＥ状態に保持
きれる。
母誹空さ状Ｂ論理部７５け同期（修飾）を必要とするこ
となく　、５ＹＮＧ状態から５ＥＮＤ状態に進む。
５ＥＮＤ状態においては、５ＥＩＪＤ状態がら線図７５
？ｔすれる方向の点線矢印で示すように、母線８よひ母
蓚コントローラに至る５ＥＮＤ　ＲＦＱＵＥＳＴ　（送
信リクエスト）信号分主張する。
第９図に関して前述したように、母瀦コントローラ論理
部、１′／（第６図）は、この５ＥＮＤ　ＲＥＱＵＥＳ
Ｔ（送信リクエスト〕信号にル６じて、送信聞を識別す
るまで連続ＦｒＪにプロセッサモジュールをボーリ母線
コントローラは対績とする受信プロセッサモジュールに
対してＲＥＣＥＩＶＥ　ＣＯＩイＭＡＮＤ　＋受信コマ
ンド）信号および５ＥＬＥＣＴ　（選択）イぎ号と送出
し、ＲＥＣＥＪ：ＶＥ　ＡＧＫＮＯＷＬＥＤＧＥ　（受
信背定応答良信号の受信に伴いパケットタイムフレーム
？進行させる。
パケットタイムフレームの間、ｆｌ：材コンドローラバ
送信プロセッサモジュールの５ＥＬＥＣＴ　（ｍ　択）
信号を主張し、また送信プロセッサモジュールへの５Ｅ
ＮＤ　ＣＯＭＩイＡＮＤ　（送信コマンド）信号音も主
張する。
この５ＥＬＥＣＴ　（選択）信号および５ＥＮＤ　ＣＯ
ＭＭＡＮＤ（送信コマンド）信号は、第７図水堰図に到
来する信号として表示してあり、第７図に関して前述し
たようＫ　５ＥＮＤ状態への転移および５ＥＮＤ状客力
）もの転移を同期させる０ ３ＥＩａ：ｃＴ　（選択）信号８よひＳＥ　Ｎ　Ｄ　Ｃ
ＯＭＭＡ　ＮＤ　（送信コマンド）信号が主うルミれて
いる間１各母線クロックは零カウントで始まるアウトキ
ューカウンタ７７を進める。
５ＥＬＥＣＴ　（選択〕信号８よび５ＥＮＤ　ＣＯＭＭ
ＡＮＤ　（送信コマンド）信号は、その／６番目のクロ
゛ツク周期に、ＳＥ　ＮＤ伏状態終ってＩ；ＩｃＩＮＥ
状態に進状態移全点線矢印で示すように同期させる。
母線空き状態論理ｓ７ＳがＤＯＮＥ状態に状態すると・
この状態は・第７図にＤＣＩＮＥ状態から離れる点線矢
印で示ｆように、プロセツツ元填状態論理部７３のＦＵ
ＬＬ状態からＷＡＩＴ　＃に態への転移？同期きせる。
次いで、プロセッサ充填状態論理部７３のＷＡＩＴ状態
は、ＷＡＩＴ状態から離れる方向の点線矢印で示すよう
に母線空ぎ状態論理部７５のＤＯＮＥ状態からＩ　ＤＬ
Ｅ状態への転移を同期させる。
最後に、母線空き状態論理部７ＳのＩ　ＤＬＥ状態は、
ＩＤＬＥｔｔｋから離れる方向の点線矢印で示すように
・ブｏセッサ元填状態論理部７３のＷＡ工Ｔ伏状態らＥ
ＭＰＴＹ　ａ’態への転移を同期きぜる０この時点にお
いて、パケフトはプロセッサモジュールＫＪ：リア６ト
キューバソファ６フにロード芒れ、母ｍ　３ｓを弁して
支信ブロセツーリ゛モジュールに伝送妊れる。避らに、
アウトキュー制御プロセッサ充填状態論理部７３および
母線空き状態論理部７ｓはそれぞれその最初の状態に復
帰する。
以上、第７図に示す転移および同期について説明した。
以下・上述の第７図の作動説明に含まれる論理部７３お
よび７Ｓの作用につき第ｌθ図示論理図および第１／図
示論理式により説明する。
＠／θ図において、フリンプ７０ツブＡ８よヒＢはＪＫ
フリップフロップで＼クロ゛／り転移においてのみ状態
変化？生ずるような縁部トリガフリップ７０ツブである
。これ全表示するため１第１θ図示７リツプ７０ツブＡ
８よＵ　Ｂの左側に小三角形記号？付しである。
嬉／θ図示論理図の主要な意味は、第７図示状態マンン
における／っの状態から他の状態への転移を示すことに
あり、特に母線ψき状態論理ｉｔ（７５におけるＩＤＬ
Ｅ状態か状態ＹＮＣ状彩への転移全量すもので・その作
動は以下のとおりである。
辻ＬＥ状態から５ＹＩＩＯ状態への状態変化全芙現する
ためには、状態変数Ｃはセントきれてぃｌけれはならな
い。
状態変数ＣのＪ入力に対する論理式は第１１図に符号数
字１０３で示すとおりで、この論理式において、インタ
ーロック（第７図のプロセッサ光填状顆論理部７３のＦ
ＵＬＬ状態から転移Ｑこ至る点線矢印で示す。）は、符
号数字１０３で表示した論理式の渭（Ａ−Ｂ）または（
ＦＵＬＬ　）に対応する。また）第１／図に符号数字１
０３で示すδＭｉｉ理式のＤｌたは（ＩＤＬＥ　）は、
第７図示Ｉ　Ｄ：ＬＥ伏謄に対応する。でらに−論理式
のＪはりｌθ図示ＣフリップフロップのＪ入力に対応し
、（０）は第１θ図示Ｃフリップ７０ツブの真理値出力
に対応する。
第７叉に示すこれ以外の状態転移については、第／θ図
示論理図８よび第１／図示論理式により実行されＡその
詳細は上述のＩＤＬＥ状即から５ＹＮＣ状態への転移例
により明らかであるので説明？省略することにする。
第１θ図および第１／図はアウト二１゛ニーバッファ・
Ｍｊ」恥６７の状態図に対する論理図および論理式全量
すもので１インキユーバツフア・制御部６５または−Ｆ
＋　Ｗ、’ｌ　：ｌ　ｙドロー−ＪＷ　Ｗ　−ｔ　７、
Ｍｉ：　Ｒ１１ｌｉｄ　Ｌ　ｒ　ｒに！鯰即すについて
は、第１θ図および第１／図示論理図および論理式と同
様であり、かつ第６図および第ｇ図に示す状態図から容
易に得ることかできるので、図示を省略しである。
マルチブロセンザンステム円の各７０セソブモシユール
、？、？　（第１図）はこれら？両プロセッサ間母線Ｂ
　（第１図）に接続し・いずれかの母濯全介してそれ自
体？含む任意のプロセッサモジュールと通信しうるよう
にする。また、各ブロックデータ転送ニ対して、１つの
プロセッサモジュールはノースまたは送信機で、他のプ
ロセッサモジュールは宛先または受信機となる。
プロセッサモジュールによるブロセツｑｔ間借４の１つ
を介してのテーラの伝送は、５ＥＮＤ　ｆ＋ｉｉ　令に
よるソフトウェア制御のもとで開妬芒れ、実行きれる。
５ＥＮＤ　節今においては、マイクロプログラム／ｌ夕
（第２図）およびＣＰＵマイクロプロプロサ／／３（第
２図〕はプロセッサ開側４１ユニソ）　５５の共用アウ
トキュー＠６７と相互ｖｃ　作動して、メモリー１０／
からデータブロック全読取り、これ？パケットに分解（
ブレークアップコして、バケットチェック合計語？計算
し、母腺？介して一時にｌパケント宛受信プロセッサモ
ジュールにブロックを伝送する。５ＥＮＤ命令に供給さ
れるパラメータは、ブロック内のワード数、プロツタの
スターチインクアドレス・使用すヘサ母騙・死児プロセ
ッサおよびアウトキューバッファ４７　（第２図）が使
用可能になるの？待合せるための最大ｖＪ期タイムアウ
ト値全指定する。
５ＥＮＤ　ｆｆｂ令は全１０ツクか伝送だれた後ＶＣお
いてのみ終了する。したがって、ブロック送信はソフト
ウェアの見地からすれば、１つの事象（イベント）であ
るが、５ＥＮＤ命令は割込み可能かつ再Ｈｒｂ可能であ
るので、他の事象（イベント〕に対するオペレーティン
グシステムの１心答がＳＲ：ＮＤ命令を完１′するに必
要な時間長により損われることはない。
フ０　セッサ間母梅全介してのプロセッサモジュールに
よるデータの受信は７７トウエア命令によっては行われ
ない。それはデータパケットの到来時間および到来ソー
スを予期できないためである０すなわち、データの受信
は受信機により可能となるが、受信＠により開始するこ
とはできない。
ＣＰＵマイクロプロプロサ／／Ｊは、ＢＵＳ　ＲＥＣＥ
工ＶＥ（母線受信）マイクロプログラムｌ／左全冥行す
る必要かある場合、処理中のソフトウェア命令からタイ
ムアウト（時間切れ）全取得する。このマイクロプログ
ラムはプロセッサ間ｍｌＪ　？ｍユニｙト５３（Ｄイン
キュ一部６５（第２図）の１つから受信データパケット
全取得してメモリーバッファ内にデータ全記憶し、正確
なバケツトチェック加算全照合する０ 受信パケットのブロックへの再組立はメモリー内の母線
受信テーブル（ＢＲＴ　）　／！；Ｏｆ使用して行う。
前記’ＢＲＴ　ｌｓｏは本発明マルチプロセンサンステ
ムノー笑施例ニおける／３個の各プロセッサモジュール
からの２本の母線に対１心する３２個の２ワードエント
リー〔人口〕？含む０前記各ＢＲＴエントリーは１つの
母線に対応し、１個の送信機は１つのアドレスワードと
１つのカウントワードを含む０アドレスワードは当該送
信機よりの到来データをＳＹＳＴＥＭ　ＤＡＴＡ　（シ
ステムデータン記憶域内のトノバッファに記憶すべきか
を規定し、カウントワードは当該送信機からのブロック
転送？終了するためにどれだけのデータワード？残すか
全規定する０各テータパケツトが受信でれた場合、ＣＰ
Ｕマイクロプロプロサ／／Ｊはソフトウェア命令の処理
？−一時止し、母線受信マイクロプログラム／１５を活
性化させる。このマイクロプログラムは送信機の１３Ｒ
Ｔエントリーからアドレスワードおよびカウントワード
全読取って特定記憶域にデータパケットを記憶し、正確
なパケットヂエツク加算を照合した後・アドレスおよび
カラン１ワードの調整値をＢＲＴエントリーに再記ｔケ
芒せる０この場合、パケットによりカウントか二τに到
達したり、パケットに正しくないチェック加算があると
きは、母線受信マイクロプログラムは終了割込フラッグ
を設定し、ソフトウェアに対してデータブロックの終”
７　ｆ−北ａ　ｋｎ−７１−７−＞ｈＴｌｘ　ｊ’　−
１’！ｐＴＩ　マイθロア°口〃′ラムは１現に実行中
のプログラムより遅延すること以外はなんらの支障？与
えることなく停止時点に処理していたソフトウェア命令
？再び開始する。
受信プロセッサモジュールにより、任意ノシーケンスで
受信したデータパケットから複数の送信機（センダ）よ
りのデータブロックのすべて？［町時に組立てられるよ
うにしたことは重要な特〈である。このようなパケット
からのインターリーブブロック組立は受信プロセッサに
おいて実行中ノソフトウエアに対して透過モードで進め
られ、ブロックが旨く完成するか、誤った伝送がなされ
たときのみ、ソフトウェア全中断させる。
また、プロセッサ間母線ハードウェアの時分割を２つの
記憶域で得られるようにしたことも重要な特徴である。
’１ＪＩＫ、各プロセッサ間母線および関連の母線コン
トローラは、任意の送信機と対象受信自問のパケット伝
送全可能にする。母線コントローラによる循環的ポーリ
ングによりリクエスト（要求）中の送信機全識別するよ
うにしているため・すべてのプロセッサモジュールに当
該母ｉｔ介して送信する平等の機会と与えることができ
、各母線は、すべてのプロセンサモジュールにより公平
に時分割された通信径路全方えることができる。
第、！ニ、プロセッサモジュールのプロセッサ間制御ユ
ニノ）　Ｓ３の各インキュ一部≦５は複数の送信機から
到来するパケットとてより時分割されるようにする。す
なわち、ｌプロ゛ツク転送の間、１つのプロ七′ノサの
インキュー論理およびメモリ一部が単一送信機に専用芒
れず、各受信パケットはその送信機および母線に対応す
るＢＲＴエントリーによりメモリー内に正しく指向式れ
るようにする０かぐずれば、複数の送信總（センダ）よ
りのデータブロックは、前記送信機が、母線２使用する
順序に関係なく受信ブロセツ慢のメモリー内で正しく組
立てられる。
プロセッサモジュールは、Ｘ母線またはＹ母線全弁して
パケット全受信する北力全λつの方法で１ｉ仰するよう
にしている。
まず第１ＫＸＣ；Ｐｔｌり割込みＴ　Ｘ　り（ＭＡＳＫ
　）　レジスタ内には各プロセッサ間母線に対応する１
つのピントがあり、マスクビットかオンの場合、その母
線に対するマイクロ割込みが許容テれる０マイクロ割込
みは、インキューバッファにパケットか受信きれた後、
インキュ一部≦５のプロセッサ空き状態論理部ｌＯ／（
第５図参照）がＭＩＯＲＯ−ＩＮＴ状態（マイクロ割込
状態）ＩＣ達したとき、ｅダ受信マイクロプログラムの
作動により生ずる。パケットが受信されたとき、マスク
ピントがオフの場合は、マスクビットがソフトウェア命
令によりオンにセン）３れるまで、マイクロ割込みおよ
びメモリー内の後続のパケット処理は延期でれる。
ＢＲＴエントリー？変えるようなノットウェア操作は、
マイクロ割込みの割込みを禁止して、予期できない結果
全回避するような方法でこれ全行う。
この場合、マイクロ割込みが禁止σれている間に・パケ
ットが失われることはなく為最初の受信パケットは、マ
イクロ割込みか作動状態となるまで、インキューバッフ
ァ内に保持される。インキューバッファがＦＵＬＬ状態
にある間は、母線元填状態論理部ｑ３がＦＵＬＬ状態に
あり、ＳｌぢＬＥＣＴ　（選択）信号に応じテＲＥＣＥ
工ＶＥ　ＡＣＫＮＯＷＬＥＤＧＥ　（受信肯定応答）信
号全主張できないため、後続のパケット転送は拒否され
る。
母線を介してのパケット受信能力全制御する第２の方法
は、Ｘ母襟またはＹ母線が、オペレーティングシステム
割込ハンドラーの作動により終了割込み信号を受信した
後、プロセッサモジュールにより行われる作動である。
すなわち、受信パケット内に４３いてチェック加算誤り
か検出された場合、あるいはパケットかメモリー内に蓄
積系れる際、データブロック内に残存するＢＲＴワード
カウントが零になった場合には＼母線受信（ＢＵＳ　Ｒ
ＥｃＥＩＶＥ　）マイクロプログラムけＸｆｆ１：線ま
たはＹ母線終了側込みフラッグを設定する。また・そう
でない場合には、マイクロプログラムはインキュープロ
セッサ空き状態論理部ｌｏｔにＲＩＮＴ信号（第ｇ図参
照）を発出し１他のパケットの受信と許容するが、終了
フラッグが設定さこのようＫ、ＲＩＲンフトウエア命令
によりＲＩＮ’Ｉ’信号を供給しτ、インキュ一部６５
全再作動式せるこｂム母盤受信終了ソフトウェアｖ１込
みノ・ンドラーの責務で、これが起るまで、インキュー
母線光填状態論理部ワ３はＦＵＬＬ状態のままとどまり
、付加的パケットは受信されない。
したがって、終了割込み信号は、誤りなしに送受信され
たブロックテータ転送を指定することかでき、あるいは
、チェック加算誤りが検出され、かつ検出σれたチェッ
ク加算誤りの結果として終了割込み信号の部分転送が生
しるような部分転送全指定することができる。この後者
の場合には、送信機（センダ）はチータブロック？送信
し続けるが、受信機はチェック加算誤りの模出後、チー
タブロックを放棄する。この誤りは、母線受信テーブル
（ＢＲＴ　）カウントワード内に負の値さして表示芒れ
２る。これ冗ついては、以下に記述する作動説明？参照
されたい。
送信（５ＥＮＤ　）　ｍ令はＣＰＵレジスタスタック内
のｔつのパラメータワード′５−要末する命令である。
弘つのパラメータワードの第７は転送すべきワード数の
カウント値で、この値は、転送かうまく完了しようきし
ている原、受信プロセッサモジュール内のＢＲＴの予期
している数とマツチしなければならない。
第２のパラメータワードは転送すべきデータ？配置した
送信プロセッサメモリーのシステムデータ記憶域内のア
ドレスマイナスｌである。
第３のパラメータワードは、単一パケット（ｌＳデータ
ワード）の転送全完了するために割当てられたタイムア
ウト〔時間切れ〕値で、タイムアウト周期は送信（５Ｅ
ＮＤ　）命令により転送される各パケットごとに再開始
きれる。
また）第グのパラメータワードは使用すべき母線（Ｘ母
線またはＹ母線のいずｉｌが）全規定しＡまた受信プロ
センサモジュールを規定する。本実施例の場合、パラメ
ータの高位ビットは母線全規定し、低位のｔビットは受
信プロセッサモジュールの番号全規定する。
送信（ＳＥＮＤ　ｌ命令の完了時ｖｃは１２つの状態が
起りうる。
第１の状態は、パケット、タイムアウトが起って、残り
のパケットが伝送でれず、その時点で命令が終るという
ことで、この場合には、ブロックの残りのパケットは伝
送でれない。
第２の状態はデータブロックの転送か崗足に完了したこ
との表示である。
このように、送信（５ＥＮＤ　）命令の初Ｕ３作動を要
約すると、送信［５ＥＮＤ　ｌ　ｍ令はアウトキューバ
ッファ６９（第を図参照）全７５テータワードで充填し
て・奇数パリティチェック加真全付加し・前記バッファ
乙９が伝送町状態のパケット全治することｔ母線コント
ローラ３７ｖｃ報知する。各／乙ワードバケントが伝送
でれた後、送信（５ＥＮＤ　）命令は・それが終った点
から命令の美行２再び開始ｙる。
ブロックの最後のパケットか／Ｓワードより少ない場合
は、残りのワードは零で充填され、最終パケットか伝送
きれたとき送信命令は終了する。
第Ｓ図は送信ハードウェア用の論理図を示し、また、第
７図は同上用状態図に示す。
送信（５ＥＮＤ　）命令シーケンスの最初の作動は、プ
ロセッサ冗填状態論理部７３（第１図）に記憶・受信信
号Ｌ　Ｓ／ＲＥＣＥＩＶＥ信号）を発出し、Ｍ母線（第
＃図）を介して受信レジスタ７／に受信ブロセ／ザ番号
？供給することである。これと同時に、アウトキューポ
インタ７９のポインタはＭ母線の高位ヒ゛ソトにより七
′ントされ、ア１ントキュ一部６７全Ｘ母線またはＹｍ
線のいずれかに接続する〇記憶・受信信号（Ｓ／ＲＥＣ
ＥＩＶＥ信号）は、プロセッサ元填吠態論理部７３（当
初は第７図に示すようＫ　ＥＭＰＴＹ　ｉｉ　態ＶＣ８
ルｌ　ｋ　ｍ　７図ＱＣ示スヨうＫ　ＦＩＬＬイに態に
遅める。この状態転移により受信レジスタ７／（第ψ図
）は受信ブロセッザ゛１１′ｉ号でロードされる。
コノ時点において、アウトキュ一部乙７は・データパケ
ットにアウトキューバソファ６９にロードするこ七か可
能な状態となり、ここで、／Ｓまでのワードかメモリー
から読出でれ、Ｍ母縣（第ｔ１図１に弁してアウトキュ
ーバッファ６Ｉ／に畜漬芒れる。
ド全アウトキューカウンタ７７　Ｋより規定てれたアウ
トキューバッファ乙９の記憶場所にｉｌ込−ｅせ・アウ
トキューカウンタ７７？１つだけ進める。
メモリーからワードか読吊芒れているとさ、アドレスワ
ードは１つだけ増や芒れ、送信すべきワードのカウント
１置は１つだけ減ら芒れる０メモリーから／３のワード
が読出でれる罰に、カウント刀）零に到達した場合は、
アウトキューバソファの残りの部分は零で充填され、デ
ータパケットからパッドアウトきれる。
芒うニ、アウトキューバッファ乙９にワードがロードさ
れている瞭、マイクロプログラム／／ｓ　（８２図）は
データワードのモジュロ２加冥全計具しており、／３番
目のデータワードかロードでれた＠１この奇数チェック
加算ワードはアウトキューバソファ６９の７６番目の記
憶場所にロードきれる。
この時点において、アウトキューカウンタ７７はカウン
ト／ｊのハト有し、このＩＮは蓄積アウトキュー信号と
ともにプロセッサ光填状態論理部７３全第る。
この時点において、マイクロプログラムｌ１５はアウト
キュー邪６９へのデータのローディング全完了し・第７
図に示すレディ信号（ＲＤＹ信号）の発生をテストして
、パケット伝送Ｃ１機状態にある。
マイクロプログラム／１５ハ、パケット伝送の特例中に
タイマーを増力０さ、ビ、レディ（ＲＤＹ　）信号が主
張される前に、タイマーか終了（ランアウト）した場合
・プロセッサ充填状態論理部７３（第を図参照）にクリ
アアウトキュー（ＣＬＯＱ　＋信号奮発出し、これＱこ
工すブロセツナ元埴状態論理部７３″ｆｔ第７図に示す
ようにＦＭＰＴＹ伏郭Ｑζ戻し、次いで、マイクロプロ
グラムはタイムアウト表示とともに送信Ｉ　５ＥＮＤ　
ｌ命令全終了きせる。
通常の作動においては・プロセッザ充填状態論理部７３
のＦＵＬＬ状態は母線空き状態論理部７ｓ　ｆ同期させ
て（修飾して）第７図に示すようＫ　ＩＤＬＥ状態から
５ＹＮＣ状態に進める。吹いて、５ＹＮＣ秋態は目動的
に５ＥＮＤ吠態ｖｃ進み、この状態において母堰コント
ローラ３７に５ＥＮＤ　ＲＥＱＩＪＥＳＴ　（送信リク
エスト）信号全発出する。５ＥＮＤ　ＲＥＱＵＥＳＴ　
（送信リクエスト）信号は前述のようにパケット転送シ
ーケンス全開始きせる。
また、前述したように、ポーリングにより母線コントロ
ーラ３７か送信７０セツザモジユール？識別し、かつ、
受信プロセッサモジュールかＲＦＪＣＥＩＶＥＡＣＫＮ
ＯＷＬＥＤＧＥ　（受信剪定ＩＱ　”　、ｌ　ｊｉ号Ｖ
こよやバケット転送？受谷したとぎは、データパケット
はアウトキューバッファ乙りからアウトキューポインタ
７９に介してデータ母線Ｓ７の７つにゲートきれ、’Ｒ
信プロセッサモジュールのインキュ一部にロード芒れる
Ｏ この場合、／乙番目のワードが母線３ζゲートびれると
、アウトキューカウンタのカウント値／３は５ＥＮＤ　
ＣＯＭＭＡＮＤ　（送信フマンド）信号および５ＥＮＤ
ＥＲ８ＥＬＥＣＴ　（送信機選択）信号とあいまって母
線空き状態論理部７５の５ＥＮＤ状態Ｔｈ　ＤＯＮＦ状
態に進める。
ＤＯＮＥ　ｔ　態１’ｊ　、第７図ＯＤＯＮＥ状ｉ　カ
ラＦＵＬＬ　ａ慈よりの転移表示縁に至る点線矢印で示
ｆ、Ｊ：うに・プロセッサ充填状態り錦理部７３のＦｌ
、ＩＬＬ状態全同全回せて（修飾してＩＷＡＩＴ抄態に
進める。
次いで、ＷＡＩＴ状軒はＤＣＩＮＥ献郭を同期させて（
修飾して）、第７図に７ｊ−、ｆようにｌ０ＬＥ状態に
進める。
最後に、ＩＤＬＥ状顧は第７図のｔ頭図に示すようにＷ
ＡＩＴ伏緋全同１全回せて（修師してｌ　、ＥＭＰＴＹ
状態すこ進める。
プロセッサ充填状態論理部７３のＥＭＰＴＹ状態はマ状
態ロプログラムｌ／ｊにＲＥＡＤＹ　（レディ）表示を
与える。
この場合・伝送し終ったパケットか特定チータブロック
の最終パケットであるときは、５ＥＩ（送信）命令は終
り、ブロック転送良好の表示が与えられろ。
一方、伝送されたパケットカ１′７−タプロツクの最終
パケットでない場合は、ブＬｌツク内のすべてのワード
が転送されるまで、もしくはタイムアウト誤りが生ずる
まで、前述のシーランスが櫟返式能である。ただし、５
ＥＮＤ　（送信ン命令の割込みはパケット間においての
み可能であり、伝送されるデータは割込みによってなん
らの影響？うけることはない。
このよう、に、単一のノットウェア命令（５ＥＮＤ命令
）と用いてｊ、２．７乙７ワードｌでのチータブロック
を送信プロセッザモシュールカラ受信プロセッサモジュ
ールに伝送することができ、がっ、パケットチェックカ
Ｏ具により伝送の正確さ？偵丘することかできる。−１
：た・送信プロセノサモジュールの７つトキューバソフ
ァ６９によるバンファリングにより、送信プロセッサモ
ジュールの記１．ψイ度とは無関係にプロセンサ間母綱
′＄度による転送全可能にしているため、高いデータ転
送速度で伝送全行うことができ、かくして、多数のプロ
七／サモジュール間において時分割ヘースでこの通信路
？効率的に使用すること力・酊Ｕ目となる。
また前述したように、受信用にはなんらの命令と必要と
しない。
してデータ？受信する際は、当該プロセッサモジュール
内ノオペレーテイングシステムはまず最初ＶＣｍ　’Ａ
　受信テーブル（ＢＲＴ　、１内にエントリー（入口）
全形成しなければならない。また、この場合、各ＢＲＴ
エントリーは到来データを蓄積するアドレスと期待され
るワード数？含むものとする０送信プロセツサモジユー
ルか送信命令全実行し、母線？介してデータと送出して
いＺ）間、受信プロセンサモジュール内の母線受信ハー
ドウェアおよびマイクロプログラムｌｌｊは適当なりＲ
Ｔエントリーによりデータを蓄峯賞し続ける。ｆう冗す
る。（これはソフトウェアプログラムのｊ６　ｆ、？　
ｃ関してインターリーブ配列２生ぜしめる。
受信プロセッサモジュールかＩす「５＋２の送信プロセ
ッサ力・ら予期したワード数￥−栄ｆ、１１−たときは
、現に実行中のプログラムは中断ぜれ、その特定母線転
送と終了ざぜる。
第５Ｍは・方徐営信ハードウコーアに対する論理図を示
し、第ｇ図は同上用状郭図を示す。
前述したように、各プロセッサモジュールは、Ｘ母線お
よびＹ母線用として同一構成のＸおよびＹインキュ一部
６５？有する。したがって、以下そのうちの１つのみに
ついて説明することにする。
プロセッサモジュールの初期リセット後−または前の受
信動作後には、プロセッサ空き抄態論理部１０／のＲＥ
ＳＥＴ状態はＲＥＡＤＹ状態に進み、ＲＥＡＤＹ状態は
母欅元填状態論理部ｑ３の５ＹＮＣ状悲を同期させて（
修飾して）、論ｆ４！　ｔ　ＡＣＫＮＯＷＬＥＤＧＥ状
態に進める。
このＡＣＫＮＯＷＬＥＤＧＥ　（肯定応答）状態におい
て、インキューｆ１４５は当該プロセッサモジュール３
３の選択（５ＥＬＥＣＴ　）信号６３（第２図参照）に
１心して・母線コントローラ３７にＲＥＣＥＩＶＥ　Ａ
ＣＫＮＯＷＬＥＤＧＥ　（受信肯定応答）信号？戻し、
Ｘインキュ一部訂のデータパケット受信可能状態にある
ことを表示する〇前述のパケット転送シーケンスにおい
て、当該プロセッサモジュールの５ＥＬＥｃＴ　（選択
）信号はＲＥＣＥＩＶＥ　ＣＯＭＭＡＮＤ　（受信ｍｌ
　？　ン）−１信号とあイマって、母濯空き状態論理部
ｑ３のＡＣＫＮＯＷＬＥＤＧＥ　（肯定応答）状Ｂ全同
期式せて（修飾して］　ＲＥＣＥＩＶＥ（受信）状態に
進める。
この状態転移が生ずると送ｆＭ　’ジスタ９５　（第５
図）ハ送信プロセッサモジュールの番号でロードされる
。
ＲＥＣＥＩＶＥ　（受信）状態においては、データパケ
ットはインキューカウンタ省の制御によりデータ母線か
らインキューバッファｑ／ｖＣ（１−ド避れる。
バケフトの／ｚｔｉ月のワードが」」−ドきれると・こ
れによりＲＥＣＥＩＶＥ状態はＦＵＬＬ状態に状態（第
ｒ図参照）。
次に、ＦＵＬＬ状態はブロセツ″り空き状態論理部ｉｏ
ｉのＲＥＡＤＹ状態を同状態せて〔作飾して）、第ｇ図
に示すよう冗ＭＩ（ＪＯ，ＴＮＴＥＲＲＵＩ）Ｔ　（マ
イクロ割込）状態に進め、ＭＩＣＲＯＩＮＴＥＲＩ’（
ＵＰＴ　（マイクロ割込）状態Ｉ″１ＣＰＵ訓込論理に
ＩＮＱＵＩＩ：ＵＥ　ＦＵＬＬ　（インキューフル〕吠
態を与える。このＩＮＱＵＥＵＥ　ＦＵＬＬ（インキュ
ーフル）信号は当８　ｔｉＬ２Ｍに対応するＭＡＳＫＩ
マスク）ビットがオンの場合１次のソフトウェア命令の
終りに割込みを生じさせる。
ログラムｌｌｓは、まず最初に、プロセッサ空き状態論
理部１０１に対してＬＯＣＫ　Ｉロック）信号（第Ｓ図
〕分発出し、これにより、プロセッサ空き状態論理部１
０７のＭＩＣｉＲＯＩＮＴＥＲＲＵＰＴ　（マイクロ割
込〕状態ｔ　ＤＵＭＰ　（ダンプ）状態に進める。
また・ＬＯＣＫ（ロック）信号１１Ｘインキユー邪ｌた
はＹインキュ一部の１．／）ずれか？選択する。たｆｅ
　Ｌ　、この場合、双方のインキュ一部が一杯で１かつ
作動状態にある場合は、Ｘインキュ一部か選択されるよ
うにする。
改に、マイクロプログラム／１５はに７ＳＥＮＤ　（Ｋ
送信）信号？発生し、この信号冗よって送信レジスタ９
ｊの内容ｉＫＸ母線第夕図参照）にゲートさせ、バケフ
ト送信機（センダ）のプロセッサ番号？取得する。
マイクロプログラム／１５はこのプロセッサ番号音用い
て送信プロセッサのＢＲＴエントリーを読取り１アドレ
スおよびカウントワード２得る。
カウントワードが零または負の場合は、バヶングラム／
１５はＲＩＮＴ信号？信号上発生の信号によりプロセッ
サ空き状態論理部ｌＯ／′２：第ｇ図に示すようにＤＵ
ＭＰ状態からＲＥＳＥＴ状態に進める。このイベントに
おいてはこれ以上の動きはなく、マイクロ割込みは終了
し、ソフトウェア命令処理が再開される。
また、カウントが正の場合６τは、マイクロプログラム
／／Ｓは、第５図に示すようＱコに／　工ＮＱＵＥＵＥ
（Ｋインキュ）信号によりインキ；し−バッファ９７か
らに一＠線冗ワード？読出す。
インキューカウンタぜは、Ｋ／ＩＮＱＵＥＵＥ　信号の
発生の都度増加でれ、インキューバソファ９７全介して
定量を行うようにする。
インキューバッファ９７かも各テークワードか読出きれ
る場合、カウントワードは減ぜられ、メモリーアドレス
ワードは増加でれ、かくして得られたテークワードがメ
モリーに記憶でれる。
また・カウントワードか答に達した場合は、メモリーに
はそれ以上のワードは蓄積されず、終了却１込みフラ゛
ノグがセットキれ、送信プロセッサ番号は記憶場所に保
管ｃセーブ）される。このイベントｖｃおいては、母線
充填状態論理部９３はソフトウェアＲＩＲ命令によりク
リアされるまで、Ｐ′ＵＬＬ状態に保持される。
かくして、データブロフクか完全に受信きれたときカウ
ントワードは−／グと０の間の値全頁する。
終了割込みが起きた後は、Ｒ工Ｒ命令によりインキュ一
部がクリアされるまで、割込み全土ずるような母線を介
してのプロセッサへの転送は行われない０ テークワードかメモリーに蓄積式れると、パケットテー
クのモジュロ！加算の刷算が行われる。
チェック加算か不良の場合には、ＢＲＴエン１、リー内
のワードカウントは一２！；１．　ｔｉｃセントきれて
、終了割込みフラッグか設定され、送信ブロセノッ番号
がメモリー内に保管Ｃセーブ）きれる。この場合、母線
元横状態論理部９３は、前述のように・Ｒ工Ｒ命令によ
りクリア避れるまでＦＵＬＬ状紗にとどまる。
カウントワードが零に達せず、かつチェック加算が良好
の場合には、母線受信−ｑ−（クロプログラム／／！；
は・第５図に示すように、プロセッサ空き状態論理部［
ＲＩＮＴ信号を・発出し・この信号により、第ｇ図に示
すように・プロセッサ空き状態論理部１０／のＤＵＭＰ
状態をＲＥＳＥＴ状μ！６に進める。
ブロセンヤ空き状態論理＠　／（１１／　ｆＱ　ＲＥＳ
ＥＴ状Ｈは、１４Ｊ線充ｊｊＪ状態論理部９３を同期σ
、ＩＪ（修ｔ１１１シ）、第ｇ図に示すように論理部９
３のＦ’ＵＩ山状態全状態ＮＣ状態に進める。
この時点において、論理はパうットが受信σれるｒ？１
の状態に戻り、パケットの・ツ・信が５丁能となる。
これらのバケットは、そのデータブロックを終了する同
一送信機（センダ）よりのパケットであつ−Ｃもよく、
また、他の送信機〔センダ〕よりのバケットでもよい。
以上でｆＪ稈受信マイクロブ１Ｊゲラム／／３の作動は
終了し、マイクロプログラムリ／／３はノットウェア命
令の処理を再開する。
四線受信終了７２１込みが起ると、ノットウェア割場所
から送信プロセッサ番号を得、次いで、当該送信プロセ
ッサの母腓受信テーブルカウントワードを調べるこ七に
より、チェック加算誤りが生したかどうかを検出するこ
とができる。
伝送誤りの場合には・カウントワードは一！Ｓ乙にセッ
トされる。そうでない猜合に（は、カウントワードは一
／グとＯの間の値を有する。
前述したように、Ｒ工Ｒソフトウェア命令によりＲＩＮ
Ｔ信号を発出し、インキュ一部乙５を再作動させるのは
、母線受信終了ソフトウェア割込みハンドラーの責務で
ある。
要約するに、受信作動においては、送ＩＲプロセッサモ
ジュールによるデータブロフクの送信はソフトウェアに
とっては１つのイベントとして見られる／こけであるの
で、受信プロセッサによるテークの受信は、全データブ
ロックか受信きれるまで、あるいは誤りが生ずるまで受
信プロセツヴモジュールのソフトウェア制逆みを起でな
い。また、インキュ一部６Ｓは１データの伝送を母梅伝
送速度でづ＝ニーへごム＋＋１−−１＾ｔ＼岳］Ｊシー
」−ト１慮２＝？ムｎλチェックを記憶速度で行うこと
を可能にするためのバンファとして働く。こ９ように、
母線上において高い伝送速度を使用しつるようにしてい
るため、母源は時分割多重ベースで多数のプロセッサモ
ジュールをサービスするに元号な帯域幅を有する。最後
に、各データパケット内にチェック加算ワードを付加す
ることにより、受信プロセッサモジュール内にマルチプ
ロセッサ通信径路を介して受信されるデータの正確式を
検査する手段を与えるようにしている。
プロセッサ間母線を介して送出される情報はオペレーテ
ィングシステムの制御のもとに行われ、あるプロセッサ
モジュール３３内のあるプロセスから他のプロセッサモ
ジュール３３内の他のプロセスニ送られる。前掲のマル
チプロセンサシステムの項で詳述したように、プロセス
はソフトウェアシステムにおける制御の基本的構成素子
（エンティティ）であり、また、ｌっのプロセッサモジ
ュール内には複数のプロセスが共存する。プロセッサ間
母屍を介して、異なるプロセッサモジュール内のプロセ
ス間において送信される情報は、２つの形式の素子・す
なわち、制御パケットおよびテークにより構成される。
前記制御パケットは、受信中プロセッサモジュール３３
に対してメツセージの開妬、取消しおよびデータ転送を
報知するのに使用する。
これに関して留意すべきことは、プロセッサ間母線３３
がプロセッサモジュール３ｓを相互接続している間に、
特定のプロセッサモジュール３３内のプロセスがプロセ
ッサ母線３ｓを多重化する方法により他のプロセッサモ
ジュール３３内の７つまたはそれ以上の他のプロセスと
の間で通信を行うということである。したがって１コプ
ロセツサモジユ一ル３３間の母線トラヒツクは１終了状
態の異なる種々のプロセス間通信の部分を含むことにな
り、かくして、多数のプロセス間通信が見掛は上向時ペ
ースでインターリーブされることになる。
ハードウェアは、プロセッサ間母誹３５の使用をパケッ
トレベルで時分割多重化し、また、核％のプロセスは、
相互にインターリーブモードで発生するメツセージ処理
に際し、プロセッサモジュール３３内で相互通信を行う
とともに、必要に応じてプロセッサ間母線３５を介して
相互通信を行うようにしており、任意の特定プロセスに
）１通信用として１つのプロセッサ間母線３Ｓが割当て
られることのないようにしている。
テーク情報は１つまたけそれ以上のパケットでプロセッ
サ間母線を介して送出するようにし、この場合、必ず制
御パケットを前ＩＵＬ、ｌ−レーラバケントを付随させ
るようにする。
データバケットの前に制御パウンドを先行させる必要が
ある理由は、特定メツセージに対して１つの母線が専用
きれることはないためで、かくして、メソセージを正し
く滅別し、刀）つ、メツセージ内でどれだけのデータを
受信すべきかを表示するため前記制御パケットを必要と
する。
この情報転送（すなわち、制御パケット１データ情報、
トレーラパケット）は、いったんスタートした後は不可
分ユニットとして行われる。送信プロセッサモジュール
は、若干数のデータパケットよりなる個別の伝送として
テークブロックと送信し、個別の伝送としてトレーラ／
ぐケノトを送信する。送信プロセッサモジュールは１こ
のときだけ・他のメンセージに関する情報を送信するこ
とができる。
トレーラバケットは２つの目的に役立てることができる
。
まず第１に、データ伝送中に誤りが生じ、したがって、
データブロックの残りの部分が放棄きれた場合％）レー
ラパケノトはブロックの終りを表示する。
次に１送信プロセツサが・多すきるテークを送信しよう
とした場合（この場合にも、ブロックは切棄てられる）
１　トレーラバケットはテークが伝送きれ、データ伝送
が終了したことを認識する手段を与える。
伝送される情報は、情報が受信プロセンサに確実に取得
されるよう異なる径路を介して２Ｍ伝送きれるようにす
るか、必要な場合、情報を反復伝送させるよう受信肯定
応答信号を要求するようにしている。したがって、任意
の１１１−母線の誤りによって情報が失なわれることは
なく−，また任意の単−母線誤りが一つの包含きれるプ
ロ七スにより見られることもない。
母線受信ソフトウェアはＸインキュ一部かラメモリ−１
０７への情報の転送を制御することにより、母線受信ハ
ードウェア（第２図示・ｒンキュ一部６５）トインター
ロックさせるようにしている。
かくすれば、母線受信テーブル情報を変更するような作
動を競合条件（同期の問題）なしに行わせることがｉＪ
能となる。
切線受信テーブル情報がいったん更新されると、前の終
了割込みをクリアし、かつ、マスクレジスタ内の母線マ
スクビットをオンにセットして受信マイクロ割込みを再
作動でせることにより、インターロックは取除かれる。
これにより２つの串象が行わノＬる。すなわち、インキ
ューハードウェアがパケットをインキュ一部に導入れる
ことを許容するほか、母線受信マイクロプログラムがそ
の情報をインキュ一部からメモリーに転送することを可
能にする。
また、ハードウェア・ソフトウェアシステムは、主電源
よりのＡＣ電源の完全障害のようなシステム電源障害時
、あるいけシステムの一部に対シテ一時的電源障害を招
来するライン過渡時においても情報がなくなることのな
いようこれを描成する。
このハードウェア・ソフトウェアシステム共同動作は、
インキュ一部６５（第一図）に供給するようにした電は
警報信号（第３図のライン３３７参照）を含み、前記電
源警報信号を受信した後は、精々ｌパケットの情報程度
しかインキュ一部にロードできないようにしている。
また、このイベントにおけるソフトウェア作動は、イン
キュ一部を元項状態に芒せるための送信（５ＥＮＤ　）
命令を含む。この正味の効果は、プロセッサモジュール
３３が鍼＃、警報信号を受信した後は伝送を終了しない
ようにし、論理部電源を切った際、すべての転送の状態
か分るようにすることである。
また、プロセッサ量器Ｍ　３３は、オペレーティングシ
ステムにより、システム内の池のプロセッサモジュール
が作動していることを確認するのに使用する。すなわち
、プロセッサモジュール３３の各々から、Ｎ秒ごとに各
プロセッサ間母線３ｓを介して１システム内の各プロセ
ッサモジュール３３に制御パケットを送信する。かくす
れば、各プロセッサモジュール３３は、システム内の各
プロセッサモジュールから２Ｎ秒ごとに、前記パケット
を受信していなければならず、ル６答のないプロセッサ
モジュールはダウンしたものとみな込れる。あるプロセ
ッサモジュールがそれ自体のメツセージを受信しない場
合飄そのプロセッサモジュール３３はなにか具合いの悪
いことが起ったことを知り飄以後はＩ１０デバイスコン
ドローラグ／を捕捉（テークオーバ）しない。
第グツ図はマルチプロセンサシステムの種々の部分が不
作動状態になった場合、どのようにして特定アプリケー
ションプログラムが連続してその進行を縦統しうるかを
線図的に示したものである。
承グツ（支）の＋＋＃　？ｌｌの各ブロックは、そ名ぞ
名ｌ木のプロセッサ量器ｍ３３（Ｘ母線およびＹ母線）
により接続したλつのプロセッサモジュール３３、＋Ｊ
ｉ＆のキーボードターミナルを制御するデバイスコント
ロー５　Ｆ／　％および１つのディスクを制御する他の
デバイスコントローラにより形成したマルチプロセンサ
システム？示す。
４　ｆ＋　、第グツ図の各図はマルチプロセンサシステ
ムの種々の部分かサービス不能となった後、再びサービ
ス可能状態でマルチプロセンサンステムに導入でれる伏
況を示す。
シーケンスは第グツ図の左上側の図から始まり・各回内
の太線矢印により示す順序で進行する。したがって、シ
ーケンスは、各図に記号で表示したように、（１）最初
の状態で示す状態から（２）　ＣＰ（Ｊ　Ｏダウン（３
１ＣＰＵ○復旧Ｌ４ｉ　ｃｐＵ　／ダウン＋５）　ＣＰ
Ｕ　／復旧、の状態に進む。
第６図の左上側隅に”イニシャルステート（最初の状態
）”なる記号で示したマルチプロセッサシステムの最初
の状態においては、アプリケーションプログラムの１つ
のコピー（ＰＡ　）か活性状態で、このコピーによりシ
ステムコールヲ行イ、アプリケーションプログラムＰＡ
が情報を通過させるバンク７ツブとしてコピー１”Ｂを
生成式せる。
この場合、すべてのＩ１０装置は７０セツサモジユール
０により作動している０この最初の状態において、図の
Ｘ母線上にバー印を「・Ｊ（−で示したように、プロセ
ッサ間母線３ｊが障害を生じたり、ダウンした場合には
、アプリケ−シミ１ンプログラムのＰＡになんらの影響
を与えることはなく、再びマルチプロセッサシステム内
に導入することができる。
次の図１すなわち”ｃｐｕ　ｏダウン′の状態では、プ
ロセッサモジュール０はサービス不能きなり、マルチプ
ロセッサシステムは、アプリケーションプログラムＰＡ
にこのことが起ったことを報知し、アブリケーンヨンプ
ログラムＰＡはプログラムＰＢと通信する試みを停止し
、マルチプロセッサシステムによりすべてのＩ１０装置
をプロセッサモジュールｌに切疾える０かくして、アプ
リケーションプログラムは、プロセッサモジュールｌと
デバイスコンドローラグ／を接続するＩ１０母稀Ｎ（右
側の工１０母纏上に矢印で示す。）Ｔ！：介して中断す
ることなくターミナルに無停止サービスを続は芒せる〇 第グツ図の中天上部に”ＣＰＵ　Ｏ復旧′なる記号で表
示するようなマルチプロセッサシステムの次の作動状態
に８いては、プロセッサモジュール０はフンノールコマ
ンドにより再びサービス可能状態に戻る。この場合、プ
ロセンサモジュールＯはプロセッサモジュールｌを介し
てディスクからマルチプロセッサシステムに再びロード
でれる０アプリケ−ノヨンプログラムＰＡは、プロセッ
サモジュール０がサービス可能となったことを知ら芒れ
、プロセッサモジュールＯ内にアプリケーションフ。
ログラムの他のコピーを生成するようマルチ７’　。
セソサシステムに命令する。上記コピーはＰＣと名付け
られ、ターミナルは中断することなく無停止サービスを
続ける。
次に、”ＣＰＵ　／ダウン”として表示するように１プ
ロセツサモジユールｌが不作動状態になると・アプリケ
ーションプログラムＰＧはこの’！実全フルチブロ士ノ
サシステムにより報知ａｆｉ、７フ＋Ｊケーシヨンを引
継り。マルチブ［１セツサシステムは自動的にプロセン
サモジュールＯを介してすべてのＩ１０装置と通信を行
い、ターミナルに中断することなく無停止サービスを続
＆−Ｊさせる。
最後に、第グツ図の右側上部に’　ＣＰＵ　／復旧°と
して示すような状態では、プロセッサモジュール／はコ
ンソールコマンドにより作動可能となり、プロセンサモ
ジュールＯを介してディスクからマルチプロセンサシス
テムに再ロードでれる。アプリケーションプログラムＰ
Ｃは、プロセッサモジュール／が使用可能となったこと
を報知式れ、プロセッサモジュールｌ内にそれ自体の他
のコピー（アプリケーションプログラムＰＤＩを生成す
るようマルチプロセッサシステムに命令し、かくして−
マルチプロセッサシステムの素子はすべて作動状態とな
る。
以上の説明から明らかなように、上記の時間中ニールの
双方がサービス不能となった睦・（Ｉｊびシステム内に
４人きれているが、アプリケーションプログラムきター
ミナルは中断することなく、作動を継続している。
このように、なにものかか障害を生している間もアプリ
ケーションプログラムを継続させうるようにし１２７）
つ、アブリケーンヨンプログラムを継続しながら、障害
を起した構成素子を條理し・もしくは交換できるように
したことは本発明マルチプロセッサシステムの重要な特
徴である。ま／こ、このことは、ブロセ゛ンサモジュー
ルおよこへプロセッサ間母線に対してだけではなく、例
えは、ランク内のファン、電諒などのようなマルチプロ
セッサシステムの全構成素子に対してもいえることで、
カくシて、マルチプロセッサシステム３１は本当の意味
の無停止システムということかできる。
前述のように、第１図示マルチブロセソサンス７−　Ａ
　３／は入出力（工１０）システムｈよびデュアルホー
トテバイスコントローラＷ／　ヲ含ｔｒ。
工１０／ステムの一般的目的はフロセッサモジュール３
３と周辺装置間のデータの転送を可能にすることである
。
不発明の重要なｆ＃徴の１つは、システムの７工イルノ
フト作動を確保するため余伯をもった径路を介してデー
タ転送を行うようにし、７つのプロセラづモジュール３
３の障害またはデバイスコントローラの一部の障害によ
っても、特定周辺装置との間のデータの転送が停止きれ
ることのないようにしていることである。
各デバイスコンドローラグ／はデュアルポート部グ３お
よび関連構造を有し、２本の関連のＩ１０母線ｎととも
にＡ以下に詳述するような周辺装置への余裕あるアクセ
スを可能にする。
また、本発明Ｉ１０システムは、パーフォーマンス（性
能）の点で特に重要な特徴を有する。例えは、本発明の
Ｉ１０システムのバー７オーマンス特性の１つは、入出
力母線（ＩＩＩ７に１〔の作動速度（帯域Ｉｔ＠）であ
る。デバイスコン）　（−ｉ−ラ＆／は比較的低速度で
データの伝送を行う周辺装置からのデータを収集し、こ
の収集データとフロセノッモ／ニール３３の記憶速度ま
たはそれに近い速度でバースト多重モードによりプロセ
ッサモジュールに伝送する。
第１図に示すように、各プロセンサモジュール３３にＨ
ｓ棲数個の個別デバイスコンドローラグ／と付属でせて
これらを操作するようＧＣＬ、、、ＣｆＬＣＣより、単
一マルチプロセッサシステム内において各デバイスコン
ドローラグ／全デュアルポート部Ｌ７３を介して１以上
のプロセッサモジュール３３に宅続することを・可能に
している。
第１２　ｌｉｄ　において、各プロセッサモジュール３
３は前述の２゛ロセソザ制御ユニットＳ５のは力）、中
央処理ユニソ）　（ＣＰＵ　）　部ｌｏｓ　、メモリ一
部１０７９よび入出力（Ｉｌｏ　）チャネル部１０９ｔ
＠む。
各デバイスコントローラは、第１ノ図および第１図に示
すように、スター形状に接続した接続線／／／全介して
／またはそれ以上の装置を制御プ゛るようにしている。
すなわち＼６装ｆＭ　”ｃデバイスコントローラに個別
に接続するようにしている。
第７２図においては、ディスクドライブグＳを１つのデ
バイスコントローラ１ｌｌＫ　接＆ｅし、テープドライ
ブグ９　′？ｃａのデバイスコントロ−２フフいる。
σらに、第７２図において、各ＣＰＵ部ｉｏｎはマイク
ロフロセッサｌ１３を含み、ｎｌ記各マイクロププロン
刀１１３にマイクロプログラム／１５を関連δせる。ｆ
’ｊｌＪ　記マイクロプログラム／Ｂの一部は工１０シ
ステム用のＩ１０命令の遂行に当り、マイクロプロセッ
サ／１３により実行でれるようにする。前記Ｉ１０命令
は、第１２図においては、ＥＩＯ　（ｅｘｅｃｕｔｅＩ
ｌｏ　）　ｒ　ＩＩＯ　（　ｉｎｔｅｒｒｏｇａｔｅ　
Ｉｌｏ　ｌ　、　ＨＩＩＯ２（ｉｎｔ−ｅｒｒｏｇａｔ
ｅ　ｈｉｇｈ　ｐｒｉｏｒｉｔｙ　Ｉｌｏ　）として示
しである。これらの命令の詳細についーＣは、第１Ｊ図
、第１６１Ａおよび第１７図により後述する。
マイクロプロセッサ／１３は、第１ノ図に示ス径路／／
７の集合によりＩ１０チャネル１０９を介してＩ１０母
標Ｂにアクセスする。
寸か、Ｊ／フｊ，ノＩ　Ｗ　Ｌ　＋へ丁−　ｖ／ｎ＝ｒ
セ土ルＨマイカログロセソサ／／９　ｑ含み１前記マイ
クロプロセツサｌ１９にマイクロプログラム１２／全［
ｍＪでせる。
マイクロプログラム／２／はマルチプロセッサシスｆ　
ムＫ　ｂける１つの＠能を有する。その機能は第１≦図
に示すような再接続およびテータ転送ンーケン交を遂行
することで１これに関しては後述する。
マタ、プロセッサモジュール３３のＩ１０チャネル１０
９は、第７２図に示すように１デ一タ径路論理部７、２
３を含む。
前記データ径路論理部７．２３は、第７３図に示すよう
に、チャネルメモリーデータレジスタ／．２５　、　入
出力データレジスタ１２７，チャネルメモリーアドレス
レジスタ／２９，ギヤラフタカラントレジスタ／３／　
、アクティブデバイスアドレスレジスタ／３３１優先度
決定レジスタ／３Ｊｆおよびパリティ発生・ヂエツク論
理部／Ｊ７を含む。
第１２図に示す径路／／７は、第１３図にお母線および
に母線として示した２つの母線を含む。
Ｍ母線はマイクロフロセッサ／／３からの出母線で、入
出力データレジスタ／２７　ＱＬ′ｊ’−夕を伝送する
Ｏ また）Ｋ母線はデータ径路論理部ｌλ３よりのデータを
マイクロプロセッサ／／３　（Ｆ、伝送する入母線であ
る。
第７２図において、径路１３９はう゛−タ径路論理部／
２３とメモリーサブシステムｌＯ７とを接続する。
この径路／Ｊ９は、第１２図に示すように１プロセツサ
モジユール３３のメモリー′す゛ブレステム１０フ内の
ハードウェア径路／３９Ａおよび２つの論理径路１３９
Ｂ　、　１３ワＣを含む。
論理径路７３９Ｂおよび／３９Ｇの訂純については第１
に図によ！７後述する。
ハードウェア径路／３９Ａは第１３図に示すように３つ
の分岐路を含む。
第１分岐路／３９Ａ−１はメモリーからチャネルメモリ
ーデータレジスタ１２Ｓへの伝送路全形成し・第２　分
岐こδ／３りＡ−，２はチャネルメモリーアドレスレジ
スタ１２９かもメモリーへの伝送路をｔｂ成し為また第
３分岐路１３りＡ−３は入出力データレジスタ２７から
メモリーへの伝送路を形成する。
第７２図において、プロセッサモジュール３３０入出力
チヤネルは制關論理部／！Ｉ／を含み、このＱｉｉｊ砒
論理部ｌグｌはＴ母線マンン／ｌ１３　（第１３図誓照
）。
ならびに弘つのリクエストライン、すなわちＲＥＣＯＮ
ＮＥＣＴ　ＩＮ　（再接続、　ＲＣＩ　）　／≠夕、Ｌ
ＯＷ　ＰＲＩＯＲＩＴＹＩＮＴＥＲＲＵＰＴ　ＲＥＱＵ
ＥＳＴ　（低優先度割込リクエスト　、ＬＩＲＱ　ｌ　
ｔｑ７　、ＨＩＧＨＰＲＩＯＲＩＴＹ　ＩＮＴＥＲＲＵ
ＰＴＲＥＱＵＥＳＴ　Ｃ高優先度割込リフニス）　）　
／ａｑおよびＲＡＮＫ　（ランクｌ　Ｉ！；／　（第１
グ図参照）全含む。
また・第１’１図および第７２図に示すｌ１０ｆｉＪ：
啜琢は群のチャネル機能ライン／！；３　、　／３Ｋ　
、　／３７および１５デを含む（第７３図参照ン。ＴＡ
Ｇ母線（Ｔ母穂ンｔｓ３に４　ｔ”４能ラインとしてｍ
＜＋本のラインよりなり、このほか１第１グ図に示すよ
うにハンドンエークラインとしての機能全もった３つの
ライン、すなわち、５ＥＲＶＩＣｉＥ　ＯＵＴ　（ＳＶ
Ｏ、−＋ｊ　−ヒス７　ウ）　）ライン／３３　、５Ｅ
ＲＶ工ＣＥ　ＩＮ　（ＳＶＩ　、　”ｊ−ヒスインｌラ
イン／！；７　、および５ＴＯＰ　工Ｎ　（ＳＴ工、ス
１ツブイン）ラインｉｓ’ｙがある。
また１第１グ図および第１２図に示すように・Ｉ１０母
線、？９はデータライン群／ｌ／　’＋　／Ｉ！１３　
、　／乙ｓ、ｉ≦７８よび１６９を含む。
ＤＡＴＡ　ＢＵＳ　（データ母線）ラインｌ乙ｌおよび
ＰＡＲＩＴＹ　（パリティ）ライン／乙３は双方向性で
、データラインとしての機能を有し・この群内には、第
１グ図に示すように、７６本０ＤＡＴＡ　ＢＵＳ　（デ
ータ母線）ラインｌ乙ｌおよび７本のＰ、へＲ工ＴＹ　
［パリティ）ライン／≦３を含む。
また、ＥＮＤ　ＯＦ　ＴＲＡＮＳＦＥＲ（ＥＯ’ｌｌ　
、伝送路り）ラインｌ乙ｓ　、　ＰＡＤ　ＯＵＴ　（Ｐ
ＡＤＯ、パッドアウト）ラインｌ乙７およびＰＡＤ　Ｉ
Ｎ　（ＰＡＤ工、パッドイン）ライン１６ｑはデータス
テータスラインとしての機能を有し、データライン／乙
ｌおよび／乙３上に起る特殊な状態を表示する。
最後に、Ｉ１０母線ｎは第１グ図および第１２図に示す
ようにリセットライン＋　ｌ０ｉ（ＳＴ　）　／７１　
ヲ含ム。
第１ｇ図に示す各Ｔ母線コマンドは、Ｔ母線コマンドか
有効である間に、データ母線ｉｔｉ上にある一ドアドレ
ス＆コマンド（ＬＡＣ）およびリードテバイスステータ
ス（ＲＤＳＴ　Ｊに対する特定データ母線フォーマット
を本実施例の場合につき示すと第ｎ図の下側のようにな
る。
Ｔ母線機能、ＬＡＯの場合には）データ母機／乙／のラ
インＯないしＳ上に伝送でれるデータまたはフィールド
（欄）は遂行すべき作動を戊足し、データ母線のライン
ｔないし／２上に伝送されるフィールド〔欄〕は、コマ
ンドがアドレスされるデバイスコンドローラグ／（より
詳しくは、データ母線ｌ乙ｌに接続でれる邑該デバイス
コントローラのボート部グ３）を規定し、また、テータ
母源ライン／３ないし／３上に伝送されるフィールド（
欄）はデバイスコンドローラグ／に接続したとの周辺装
置をこのコマンドに応して当該デバイスコントローラに
より作動式せるべきかを規定する。
また、Ｔ母線機能、ＲＤＳＴの場合には、データ母線ビ
ット０　、　／　、ｚおよびＪ［それぞれ、メーナーシ
ップ誤り、割込みベンディング、デバイスビットｐない
し／ｊはデバイス従属ステータスを示す。
Ｔ母線上の諸機能は、第１３図、第１４図および第１７
図に示すように３つのシーケンスで伝送される。
これについては以下に詳述する。
各Ｔ母線機能はチャネルにより主張され、ハンドシェー
クシーケンスは、入出力チャネルＩＯ９とデバイスコン
ドローラグ／間でＴ母梅機能の受入れ？肯定応答するた
め、ハンドシェークラインＩ！；３　。
／！；７．０９を使用して行われるようにする。Ｔ母線
およびハンドシェークラインの制御は第１３図示Ｔ母線
マシン／弘３により行う。
第１図は、Ｉ１０チャネル１０９とボート部１３間にお
けるハンドシェークの作動を示すタイミング図である。
第１図に示すように、ラインｌＳＳはサービスアウト信
号（ＳＶＯ）を伝送し、ライン／ｌはサービスイン信号
（ＳＶＩ　Ｉを伝送する。
また、図には、Ｓ■０■号およびＳＶＩ信号とともにチ
ャネルクロックサイクルを上部に示しである９第１図に
示すように、Ｓ■工倍信号チャネルクロックと同期して
おらず、Ｉ１０チャネル１０９よりのＳＶＯ信号に応じ
て、任意の時間にデバイスコントローラにより主張（ア
サート）される。
ＶＯチャネルｌＯ９はサービスアウト（ＳＶＯｌ信号を
主張する前にＴ母線機能および必要に応じてデータ母線
を主張する。
次いで・Ｉ１０チャネルは・第１図に垂直上昇部２７ｑ
で示すように、サービスアラＢｓｖｏ）ｆｆｉｔを主張
する。前記Ｓ■０■号はデバイスコントローラがサービ
スイン（ＳＶＩ　）信号（２１／　）に応答し１チヤネ
ルコマンドに肯定応答するまでその状態を保持し、サー
ビスイン（ＳＶＩ　ｌ信号は、チャネルかＳＶＯ信号を
低下（ドロップ）させるまでその状態を保持する。
デバイスコンドローラグ／カサ−ビスイン（ＳＶＩＩ信
号全主張した場合は、チャネル１０９け通常ｌクロック
サイクルと２クロツクサイクルの間の時間周期で１第１
図に垂直下降部２１３で示すようにサービスアラ）　（
ＳＶＯ）信号を除去し、それにｉ５じて、デバイスコン
トローラは第１図に垂直下降部、２ｉｓで示すようにサ
ービスイン（ＳＶＩ　）信号を低下（ドロップ）させる
。
デバイスコントローラによりダービスイン（ＳＶＩＩ信
号がドロップすると、チャネル１０９は次の転送のため
サービスアラ）　（ＳＶＯ）信号を再主張しうる状態と
なるが、チャネル１０９は、ＳＶＩ信号がドロップする
まで、ＳｖＯ信号を再主張しない。
第１図の矢印、ｚｒ／Ａ　＋　２ざ３Ａおよび２ｇｊｔ
　Ａはそれぞれアクション（作動）　、２７９　、．２
．１’／および２１３を１・・表わす。
ハンドシェークは第ＪＦＡに示すように垂直下降部、２
にｊの立下り綾部で終了する。
出力転送に際しては、コントローラのインターフェース
データレジスタ２／３ｄ”）−ビスアウト信りを受入れ
、サービスアウト信号の立下り縁部（垂直下降部２ｒ３
）において、データをデバイスコントローラ／Ａニアの
制御部に転送する。
また、入力転送の場合は・チャネル１０９はサービスア
ラ）　（ＳＶＯｌ信号の立下り縁部（垂直下降部２１３
　）において、デバイスコントローラからデータを受入
れる。
このように、２ラインハンドシエークヲ使用して、非同
期作動をするチャネルｌＯ９とそのデバイスコンドロー
ラグ／間における情報の転送をインターロックさせるよ
うにしている。
これが第１Ｓ図、第１に図および第７７図のハンドシェ
ーク２Ｌで示す通常のハンドシェーク伏卯である。
このほか・特殊目的に使用する場合として・２つの特殊
なハンドシェーク状態か考えられる。
まず最初に、デバイスコントローラを選択するために使
用するチャネルコマンドはＳＶＩ信号によりハンドシェ
ークきれないようにする。それは、択されないからであ
る。
このようなチャネルコマンドとしては、＠／１ｍに示す
ように次のものがある。すなわち、５ＥＬ−セレクト（
選択） ＬＡＣ−ロードアドレスおｊ二びコマンドＨＰＯＬ−高
優先度割込ポーリング ＬＰＯＬ−低優先度割込ポーリング ＲＰＯＬ−再接続割込ポーリング また、シーケンスを終了式せるために使用するコマンド
もＳＶＩＶ号によりハンドシェークされないようにする
。それは、これらのコマンドは選択したデバイスコント
ローラにそれ自体をディセレクト（選択解除）ざゼるた
めでン）る。
このようなコマンドとしてはＶ（のものがある（第１ｇ
図参照）。
ＤＳｄＬ−ディセレクト ＡＢＴＩ−打切り命令（Ｉｌｏ　） ＡＢＴＤ−打切りデータ ハンドシェークきれない上記の全コマンドに対して、チ
ャネルは所定時間周期の間（すなわち・２クロツクサイ
クルの間）Ｓｖ○信号（ｉｓｓ　）を主張した後、この
信号を取除く、この形式のハンドシェークを第１ｊ図、
第１ｇ図および第１７図にｌＬで示す。
第２に１データ転送は、デバイスコントローラかこれ以
上のサービスを必要としないことをしらせたいとき、Ｓ
Ｖ工倍信号なく、ストップイン（ＳＴＩ　）信号を戻す
場合を除いて入通常はハンドシェークきれるようにする
。この場合、チャネルによりＳｖＯ信号が次にドロップ
したとき、ボート部はそれ自体をディセレクトする。そ
うでない場合は、ＳＴＩ信号によりＳＶＩＶ号と同しょ
うな方法でハンドシェークされる。
すべてのハンドシェークに関する他の状ｇとして、チャ
ネルかＳ■０信号を主張する嘔備乞する場合には、チャ
イルは、第１３図示Ｔｆｆｉ：機マノン／ｕ３の一部で
あるタイマー全始動きせる。前記タイマーは、設定きれ
た時間周期以内に次のハンドンエークサイクルか始まら
ず、また終了しない場合、時間切れとなって誤り報知と
行う。タイマーか時間切れとなった場合は、シーケンス
内の適当なポイントに誤りが報知され、デバイスコンド
ローラグ／にＡＢＴＩ　（ＥＩＯ、ＩＩＯ、またはＨＩ
工０シーケンス）またはＡＢＴＤ　Ｉ再接続シーケンス
内のいずれかが送信でれる。
第２９図は第１図に示すハンドシェーク用論理部を示す
。第ｎ図に示す論理回路は第１３図示Ｔ母線マシンの一
部であり、また前述の通常のハンドシェーク状態に対し
て有効な論理回路である。
第２９図示論理回路はサービスｊ′ウドフリップフロッ
プ２！ｒ７およびサービスイン同期フリップ７０ツブを
含む。第２９図に区分線および記号で示すように、フリ
ップフロップ゛−２ｒ７および２１９はチャネル１０り
内に物理的に配置する。
デバイスコンドローラグ／は、フリップ７０ツブ２と９
のＤ入力にサービスイン（ＳＶＩ　）信号を帰還伝送す
る送信機２９３ならびに組合せ論理回路２９／を含む。
第ｎ図に示す論理部の機能は以下のとおりであチャネル
１０９は、フリップフロップ、２ｒ７のＪ入力をターン
オンすることによりサービスアウト（ＳＶＯ）　信号全
主張し、次のクロックサイクルかスタートするとき１送
信ｉｓ　、２９ｓによりデバイスコントローラにサービ
スアウト信号（ＳＶＯｌ信号が伝送される。
デバイスコントローラ内の組合せ論理回路２９／は、そ
れかレディ状態の場合、送信機２ワ３全作動させて、７
リツプ７０ツブ２ｒｑにサービスイン（ＳＶＩ　）信号
を戻し、これでハンドシェークを完了する。
ここで、第１９図に示すデュアルポートデバイス：＋　
ン）　ｏ−ラに戻ることにし、デバイスコントローラＬ
ｌ／のデュアルポート部の各々は物理的接続源／７９に
より、これをインターフェース共通論理部ｉｒｉ　（第
３図にその詳細を示す）に接続し、ボート部グ３の各々
を論理接続線ｌざ３を介して、オーナーシップラッチ回
路ｌｒｊにより決められるようインターフェース共通論
理部／Ｉ／と関連δせる。
エース共通論理部／、１’／はデバイスコンドローラグ
／の制御部ｌに７と関連きせる。デバイスコントローラ
の制御ＦＭ　／１７はバッファ／ｆ９全会む。
また、第７９図にブロック図の形で示すデュアルポート
部グ３（その詳細を第３図に示す。）は、Ｉ１０システ
ムに対してフエイルンフトモードを与えるもので・本発
明マルチプロセッサシステムの重要な部分である。
ポート部グ３および関連のシステム構成素子け１つのデ
バイスコンドローラグ／の２つのボート部グ３が論理的
・物理Ｅヨに独立するような方法で構成し、かくして、
１つのボート部グ３の（］？１成素子部分が特定デバイ
スコントローラ＋（／の他のボート部の構成素子を形成
することなく、ｔた、７つのボート部内の集積回路障害
のような単一１ｊ（？成素子の障害により・他のボート
部の作動に影２Ｒ全与えないようにしている。
第７９図に記号で示すように、各ボルト部グ３はプロセ
ッサモジュール３３全デバイスコントローラとインター
フェース憾せ、究極的には、前記デバイスコンドローラ
グ／に介して特定の周辺装置とインターフェースさせる
機能全頁する。また、ボート部グ３は、オーナーシップ
ランチ回路／ｉ夕の状態２条件としてデバイスコントロ
ーラ／１７のｔ’８１Ｊ　Ｅ　Ｔ４　ト通信し、またプ
ロセッサモジュールと通信するための構成要禦（エンテ
ィティ）である。
すなわち、ボート部はその選択ビット／７３’（セント
して、後述するように、工１０チャネル１０９より受信
した命令によりそれ自体をプロセッサモジュールに接続
する。
特定デバイスコンドローラグ／内の個別ボート部グ３の
各々は、独立してプロセッサモジュール３３に接続する
ことかでき、また、当該デバイスコントローラ内の他の
ボート部と同時に異なるプロセッサモジュールに接Ｑ’
Ｇれるが、デバイスコントローラの制御部とデュアルポ
ート部グ３の１つとの間には、万一ナーシツブラッチ回
路ｌにＳにより、任意のある時間には／ボート部のみし
かデバイスコントローラにより制御部れないような論理
］ν絖か設定されるようにしている。
デコーダ論理部は、任意の特定時間にＴ母線／ｊＪ上に
どんな機能を伝送するか全決定する機能を有する。
制御論理部はＴ母線機能をｉ１１合せて１例えば、セッ
ト々択ビット１クリア避択とット、リード割込みステー
タスのような特殊なボート機能？遂行芒せる働きをする
。
開側１論理部の機能は第２７図示論理式に示すとおりで
ある。
第１５図・第７６図および第１７図により後述するよう
な従経シ〜ケンスがＩ１０母線、？９を介して伝送でれ
ると、ボート部Ｌ７３の１つ（当該工、１０母巌ｙに接
続芒れたデバイスコンドローラグ／のｌボート部１１．
？のみ）か、その舛択ピッ）　／７３をセットするこ七
により論理的センスで母線煮に接Ｆ、ｔを行う。
この論理接続は当該接続ンー′Ｉンスにおいて伝送σれ
るデータの一部により決められる。接続が行われると、
当μ特定ボート部グ３０″ｉデバイスコントローラの＝
＋副部とチャネル間に情報全通過てせ比較器ｌり３はボ
ート部グ３の連成部分で、ボート部の新しいアドレスを
決定するり能を有する。
装置アドレス比較器／９３は、ＬＡ（Ｅ　Ｔ母線機能の
間、データ母線／１／上の装置アドレス掴を特定ボート
部グ３に関連する装置アドレスジャンパーと比較して・
特定ボート部り３に対する新しいアドレスを決定する。
チャネル１０９により伝送テれるアトリスが特定ボート
Ｂ（ｉ　ｌＩＪに関するジャンパーにより決められるア
ドレス七整合（マツチ）した場合は、項ＡＤＤＣＯＭＰ
　Ｉ第２７図参照）が生成きれ、当該ボート部用の選択
ビン）　／７３がセットてれる。たたし、この場合、第
２７図に示す他の状態は、選ＪＲビットがセントきれる
ことを許容するものとする。かくしてへボート部グ３は
選択ビットがクリアきれてシーケンスか終了するまで、
すべてのＴ母線作動に応答する。
第２７図において使用している略語は次のとおりである
。すなわち、 Ａｄｄ　Ｃｏｍｐ−アドレス比較（装置アドレス）ＳＥ
Ｌ　−選択（セレクト） ＯＷＮ　−オーナーシップ ５ＥＬＢ工Ｔ−選択ビット パリティチェックレジスタ／７７は第１３図に示スバリ
テイ発生および検出論理部と以下のように関連する。す
なわち、その出力に」０いて、パリティ発生論理部／３
７は１ボ一ト部グ３のパリティ瑛出器／７７によりチェ
ックされるべきパリティを発生する。このパリティはチ
ェックしなければならないか、あるいはプロセッサモジ
ュール３３のＬ／′０チャネル１０ワにより打切られる
かする。
また、入力上には、同様な方法でチャネルパリティ検出
論理部１３７によりチェックきれるべきパリティをイン
ターフェース共通論理部／、ｌ’／から発生する。
第２グ図に示すように、パリテ・ｒチェックは）データ
かレジスタにロードきれる前にスタートし、レジスタに
データか完全にロードされた後まで継：、児するようＱ
こする。すなわち、Ｄｉｉ１ｍ上のパリティは、チャネ
ルか出力Ｔ母線機能によりＳｖＯ信号を主張する都度、
ボート部パリティレジスタによりチェックされるように
ＬＳＳＶＯ信号の存在する間パリティとモニタして、そ
の期間中におけるＤ母線上のデータの安定全確認し・か
つ、ボート部からデータレジスタ２／３にデータを転送
するようにしている。
このパリティチェックｈＴｉ線シーケンスの各トランザ
クションことに起り、シーケンスの任意のトランザクシ
ョンの間にパリティ誤りを生した場合は、誤りはシーケ
ンスの間のＴ母線機能に応゛じ一ステータスビットとし
て房部れる。例えば、Ｅ工０シーケンス（第１ｇ図およ
び第１５図）において、ＲＤＳＴに対するＰビット戻り
は、Ｅ工０シーケンスの間にボート部がパリティ誤りを
決定したことを示す。
また、第１ｇ図に示すように、パリティ誤りビットは、
Ｔ母線上のＲＤＳＴ　ｉ能に対応するＤ母線上のビット
番号３である。
ＥＩＯシーケンス期間中以外のある時間にパリティ誤り
か生じた場合は、ＲＤＳＴ　Ｔ　ｆｆｌ線棗能に関して
述べたと同じようにして、読取り割込ステータス（ＲＩ
ＳＴ　Ｉ　Ｔ母線機能の間に、パリティ誤りか報告され
る。
パリティ誤りは、第２ｑ図に示すように、ＥＩＯ。
ＩＩＯ、Ｉ（工Ｉ○または再接続シーケンスの始めにク
リア芒れる。
任意のシーケンスの間に、パリティ誤りが瑛出芒れた場
合には、パリティ誤りはパリティチェックレジスタによ
り記憶σれ１．　ＲＤＳＴまたはＲＩＳＴ　Ｔ母線機能
に応じてＤ母線に戻でれる。
第〃図において、ボート部グ３内のイネーブルランチ回
路／７にの機能は、特定のデバイスコンドローラグ／に
接続されたＩ１０母線名の双方を不作動にする可能性を
もったある種の誤りからＩ１０システムを回復させるこ
とで、ボート部Ｌ／３により工１０母繰ｎ上に任意の信
号？配置式ぜ７１＋：いようにして１これ？行っている
。
イネーフルランチ回Ｂ　／７５は１、安定のディスエー
ブルコマンドによりクリアきれるようにする。こオペレ
ーションコードをもったロードアドレスおよびコマンド
（ＬＡ（３１Ｔ母線機能である。
イネーブルランチ回路／７３　ｉ　、いったんクリアき
れると、プログラム的にこれとりセントできないように
する。
また、ボート部グ３はステータスマルチプレクサｌ灯全
会む。前記マルチプレクサ／灯は、デバイスコンドロー
ラグｌが当該デバイスコントローラの他のボート部グ３
に論理的に接αきれた場合、前述のオーナーシップ誤り
ｔ戻し、当該デバイスコントローラは他のボート部によ
り所有式れ、このボート部に対するコマンドは無効であ
ること？表示する機能？有する。
また・ボート部グ３は・第７７図に示すＩ、１０母扉ｎ
の各入力ライン（すなわち、ＳＶ工、　ＳＴＩ　＋デー
タ母線、パリティ、ＰＡＤＩ　、　ＲＣＩ　、　ＬＩＲ
Ｑ　、　ＨＩＲＱ　ｌ用のインターフェーストランシー
バ／９７を具える０トランシーバ／９７は、ボート部選
択ビット／７３かセットてれ、たつ、Ｔ母線１５３上の
Ｔ母称機龍に戻すこと？必要としたとき、ボート部グ３
かもＩ１０チャネルＩＯ９にデータを伝送する働き？す
る。トランシーバ／９７はデータ母Ｍ／乙ｌからボート
部グ３に常時情報を通過きせる。
電源オン回路／ｌｒ、２をトランシーバ／９７と関連し
て作動させ、デバイスコンドローラグ／の電源が上昇（
アップ）または低下（ダウン）状態となったとき・　ト
ランシーバの作動を制御して、電源の上昇または低下中
に誤った信号がＩ／′Ｏ母義上に置かれないようにした
ことは本発明の特畝で、この特徴はオンライン保守の観
点から特に重要である。
第〃図に示すように、各トランシーバ／９７は受信＠　
ｌｑｒおよび送信機２００を含む。
送信機はイネーブルライン２０２上により作動可能とな
る。
イネーブルライン２０２上には、選択ヒン）　／７３゜
Ｔ母線上の所要人力機能ｊ３よびＰＯＮ回路ｉｒｘより
の信号全含む若干１−の信号が存在する。
不発明実施例においては・ＰＯＮ　１ｍ路よりの信号金
゛°ワキャオア°”接続でゲート回路の出力に接続し、
前記ゲートにおいて他の信号と組合せて、イネーブルラ
イン２０２　ｆプルダウン芒せ、かくして、ＰＯＮ回路
の出力により他の信号を抑圧するようにしている。これ
は１電源か集積回路全圧しく作動きせるに元号なレベル
にあることｔ−ＰＯＮ回路が検知するまで、送信機２０
０（本実地例の場合１．ｒＴムＡまたは７弘３ｇを使用
）を高インピーダンス状態に置くことを可能にする。　
ＰＯＮ回路出力段は、使用しているトランシーバ集積回
路の特性を利用しつるよう設計する。この特殊形式の集
積回路に関しては、ドライ／（−イネ−プルラインー〇
２が大地電位より上で２ダイオードドロツプ以下の電位
に保持でれる場合には、送信機出力トランジスタは集積
回路に供給される電源レベルに無関係にオフ状態となり
、かくして、ドライバによる母線の駆動？不可能とする
。
このような特性の組合せは、電源の上昇または低下に伴
って集積回路の出力全制御し、かつ電源があるレベル以
下に低下した際、通常集積回路の出力を不確定とするよ
うな作動モードを与える。
この同−回ｉＦ＋）をプロセッサ間ｔｊＪ杓ｉシステム
のＸ母機およびＹ母醒に使用して、１ランンーバの制御
を行い＼かつ・プロセッサ１４５１　ｒｌｒ制御ユニッ
ト５Ｓにより生成でれる信号の制御１１１を行−Ｊよう
にしている。
第３θ図に示すように、谷甲央処理ユニッ）　（ＣＰＵ
ＩｌＯ５はデバイスコントローラ内Ｑこ設けたＰＯＮ回
路７に２と「ｂ」−溝膜のＰＯＮ回路ｉｒｒを含む。こ
のように、ＰＯＮ回路はすべてのデバイスコンドローラ
グｌおよびすべてのプロセッサ間部間１ユニン）ｓｒ用
ノ送信＠全制御する。
電源オン（ＰＯＮ　）回路の詳細は第２５図に示すとお
りである。図において、符号数字／１２　ｉｄ　ＰＯＮ
回路の全体を示す。
ＰＯＮ回路の目的はＳＶ電源の２つの異なる電圧レベル
を感知することである。
電源か低下する場合、ＰＯＮ回＆’？ｔ＆よ、デバイス
コントローラまたはＣＰＵ内の論理Ｍｌｔを不確定状態
とするような特定レベル以下に電源が低下する点全感知
し八この点において、ＰＯＮｌｉ！回路は、その後不確
定な状態となる論理部に対してシステムを保護するため
の信号を供給する。
ＰＯＩＪ回路が感知する第２の電圧レベルｌ″Ｆ、疋源
が上昇する場合に感知する電圧Ｍである。この電源全感
知する第コレヘルは、第１レヘルよす約１００　ｍＶ程
大きな１直とし、これ（Ｃより、システムにヒステリシ
スを与え任意の発振条件を抑圧するようにしている。
ＰＯＮ口路は、電圧条件の１つ？感知した後は、他の電
圧条件全感知しその時点で状態変化を生ずるまで安定状
態にとどまる。ＰＯＮ回路が任意の特定時間に置かれて
いる状態により・他の収態への転移が行われる電圧レベ
ルか決創８しる。
かくして、電源オン回路／１．２は、電源かデバイスコ
ンドローラグ／に対して所定の作動許容限度内にあるこ
とを表示する信号を与える。電ｍη）上記の所定許容限
屓内にない場合は、電源オン回路／１２の（Ｎ　＠　ｋ
　使用して、デバイスフンドローラグ／の赳当な母線信
号音直ちに不能にする。
ＰＯＮ回路ｉｒ、２の出力はλ進出力とし、出力刀）１
７７′１　ガ去イΣ−営）４糾　ｈ放り臣　瞳因　ｒｙ
　ふ　入　ｔ　シ　１２　丑　１−　圧力が０の場合は
電源か許容限度」スＴであること？示す。
以下に詳述する男Ｂ図示電源；イン回路／１２は、デバ
イスコンドローラグ／により１史用され、ＰＯＮ回路／
１２　ｆデバイスコシドローラグ／に適用する際に使用
する７つの呂力駆動段？イｊする。また、ロー電源オン
回路ｉｇｒはＱＰＵ　１０ｒ　ＪＪよび母瀦コントロー
ラ３７によっても使用されるが、この場合における出力
躯勤段の数はデバイスコントローラの場合より少なくて
すむ。
第５図に示すように、ＰＯＮ回路１１２は電流源／ｒ弘
および差動増幅器１１ｔを含す。
差動増幅器／ざ６は、その１つの入力として、ラインｌ
ざに上の温度補償基＄電圧入力２有するほか・電源オン
回路によ！ｌｌｌ感知きれるべき電圧を示すラインｉｑ
ｏ上の第２人力を有する。
ライン１ｇｒ上の基＄電圧はツェナーダイオード１９．
２により設定されるようにする。
差動増幅器ｌざ６は釣合いのとれた対のトランジスタ１
ｑＬＩおよび１９≦を言む。
ライン／９０上に供給される電圧は抵抗／ワｇ／。
２００’および２０２′により決定σれるようにする。
前記抵抗／９Ｆ　、　２００’およびＪＯ２１は金属破
膜抵抗によりこれを形成し、ＰＯＮ回路に高い基原安定
度を与えるようにしている。
差動増幅器ｉｇ乙のライン、２０１Ｉ３−３まひ一〇乙
上ノ出力はこれらｆＥつのトランジスタアレイ（トラン
ジスタｒｏｔ　、　、２１０および２７））に供給し１
この３トランジスタアレイにより主出力制御トランジス
タ２１ゲを制御するようにする。
主出力制御トランジスタ、２／ｌＩは接続したすべての
出力ドライバ全駆動する。例えば、第２Ｓ図に示すよう
に、デバイスコンドローラグ／ニＰＯＮ回路ｉｒｒを利
用する場合には、主出力トランジスタ、！／ＩＩは出力
段２／乙ないし２２ｇを駆動するようＱこする。出力段
２／ｌは論理部をクリアするために使用しへ出力段２／
Ｉ　、　２．２０および、２２ノはデバイスコンドロー
ラグ／の１つのボート部グ３のインターフェース装置と
の結合用として使用し、また、出力段２２１１　、．２
．２ｇおよび２２１はデバイスコンドローラグ／の池の
ボート部１１３のインターフェース装置との結合用さし
て使用する。
また、ＰＯＮ回路／１２はヒステリシス制御回路２３０
を含み、前記回路、！３０は抵ｊノｌ、　：１３２　、
２３’ｌおよびトランジスタ、！３乙を含む。
以下・この回路の作動について説明する。この場合、回
路は電源オフ状態から電源オン状態に切換わることから
作動を開始するものとする。かくすれば・電源は電流源
／Ｉｒ２から差動増幅器ｉｒｔおよび主出力制御トラン
ジスタ２１ＩＩに供給される。
この時点においては、ライン１９θ上の電圧はライン／
にに上の電圧より小であるため、差動増幅器ｉｇ６は主
出力制御トランジスタ２／１７の出力をオフ状態に保持
し、これにより出力段；！／乙ないし２２ｇをオン状髪
にする。
かくして、ＰＯＮ回路／ｌｌ′２の出力は゛ＯＩ°状態
となり・電源が許容限度内にないことを表示する。
次に・電源刀・上昇すると、う・ｒンｉｑｏ上の入力電
圧はラインｌにｇ上の基市寛圧σζ等しくなるまで宿割
し、この時点において、差動増幅器ｌざ乙は主出力ｌＪ
？ａｈランジスタｊ／４（Ｑ駆動し・このトランジスタ
をクーンオン式せる。したかって、出方段２１乙ないし
、２２Ｉ！′からベース駆動が取除かれ、これらの出力
段をオフとする。かくして、ＰＯＮ回路ｌざコの出力は
”　／“°となり、電源か許容限度内にあること全表示
する。
この時点において、ヒステリシス制御回路、２３０が作
動を開始する。すなわち・電源か上昇していた間、ヒス
テリシス制御回路２３０のトランジスタ、２３乙ハオン
状態であり、トランジスター九かオン状態のときは、抵
抗２０．２の抵抗値は、トランジスタ２３乙がオフ状態
のときのこの抵抗２０．２の抵抗値より小でいものと考
えられる。
主出力制御トランジスタ、２／ＩＩかターンオンする点
はヒステリシストランジスター３乙かターンオフトする
点である。ヒステリシストランジスター３乙がターンオ
フすると、ライン／りｏｖｃ僅が％　ｆＥの上昇（シャ
ンフ）を生じ、差動増幅４／ｆＡか主出力トランジスタ
２／ＩＩをオン状態に保持するような状態に差動増幅器
／Ｊ’≦全ラッチする。
ＰＯＮ回路の状態ハ、＋、５’　Ｖ　１ｌＩｒＡＥカフ
　イン／９０　Ｋ供給される電圧により決まる低い方の
スレンヨールド値以下に低下するまで、この状態で安定
状態となり、主出力制御トランジスタ２／１７はオン状
態、出力ドライバ、！７名ないし２．２ｆは」フ状態を
保持する。
電源故障状態においてＳＶ電源が低下し、ライン／９０
上の電圧かライン／Ｉｇ−ヒの基準電圧以下に減少する
場合は、差動増幅器／ざｔは主出力制御トランジスタ、
２／ψ全ターンオフδ田、これにともなって、出力駆動
段−／乙ないし２２ｇはターンオン状態となる。
電源か低下したときはヒステリシストランジスタ２３乙
はオフ状態にあったので、ＰＯＮ回路／１２の入力に供
給される電圧は・電圧−１４昇作動状態の間に電源か許
容限度内にあることをＰＯＮ回路ｌに２か感知した電圧
値に比し幾分低くならなければならない。
この差動またはヒステリシス作動？使用するとぎは、５
■電源上の任意の雑廿により回路内になんらかの発振を
生じ、誤った電源故障表示を行うことを禁止することが
できる。
第Ｂ図示ＰＯＮ回路１ｇ２は、その状態、すなわち、“
７′″状態か・°°０″゛状態刀）状態めるため、ＰＯ
Ｎ回路により使用される２つの電圧に対してきわめて正
確な感知？与える。
これらの、２ｉ圧を正確に感知するため、ＰＯＮ回路は
種々の構成素子の初期トレランスに対して補償能力を有
するものでなければならず、また、作動中の温度変化を
補償しうるものでなければならない。ＰＯＮ回路／ど！
においては、その初期トレランスのため補償を必要とす
る唯一の臨界的構成部品はツェナーダイオード／９−２
であり、抵抗／ｌ’ｌ”を選定することによりこの補償
を行うようにしている。
また・温度補償全与えるため、ツェナーダイオード／９
２に受動形ツェナーダイオードでなく・能動形ツェナー
ダイオードを使用するようにしへさら［、差動増幅器／
ｇ乙内のλつのトランジスタに整合した対のトランジス
タを選定し・かつ、抵抗１９ｇ’　、　２００’および
２０２’に金属薄膜抵抗を使用することにより効率的な
温度補償を得るようにしている。
各ボート部り３１−ｉ′第〃図および第１９図に符号数
字／７９で示すＵ数のライン全含む。このライン群／７
９は個別ライン２０／　（／６本のう・ｒンにより入力
母線すなわち工母線を形成ン、装置ｉ′Ｌアドレスライ
ン、２０３　、出力母線ライン、２０！；　（／ｊ本）
、テークオーナーシンブライン！０７．ならびにパリテ
ィのような信号、Ｔ母線および特定ハードウェア実現に
必要な他の同種ラインを伝送するー・酸ライン２０９を
含む。
これらの特定ライン、２０／　、λ０３　、２０！；　
、　２０７および２０９は第２ノ図に示すインター、フ
ェース共通論・理部のブロック図に同−数字で示したラ
インに対ルーするものであるが、インター７−１Ｉ−−
ス共通論理ＮＪＩ／はデバイスコントローラ’１１内の
デュアルポート都ゲ３の各々に関連するため、第２ノ図
においては、２組の各ラインを示しである。
第２７図において、インターフコー−ス共通論理部／Ｉ
／はオーナーンソプラッチ回＃ｊｌ＆’！；　（第１ワ
図をあわせ参照のこと）？含む。このオーナーシップラ
ッチ回路はライン２０７を介してＴＡＫＥ　０ＷＮＥＲ
３ＨＩＰ（テークオーナーシップ）信号／ｇ／間ノＷＳ
　理頂ａを決定する機能を有する。
前述のように、テークオーナーシップ（ＴＡＫＥＯＷＮ
ＥＲ３ＨＩＰ　）信号はボート部ハードウェアにより＼
Ｄ母線上のコマンド欄の特定作動コード？もったロード
アドレスおよびコマンド（ＬＡＣ）　Ｔ　母盤コマンド
から抽出きれるようにする。ボート部がチャネルからＴ
母線上の＠能ＬＡＣを受信すると、ボート論理部はＤ母
線上のコマンド欄（上位乙ビット）を調へ、コマンド欄
にテークオーナーシップ命令を規定するフードかあると
キハ、ホードハードウェアから万一ナーシツプランチ回
路をセットする信号を発生して、ボート部をインターフ
ェース共通論理部、したがって、デバイスコントローラ
の制御部に接続する。コマンドＷ１かキル（ｋｉｌｌ）
コマンドを規定する場合は・ボート部ハードウェアはボ
ート部のイネーブルランチ回路をクリアする信号を発生
する。この作動は、■〕母線上の装置アドレス欄がボー
ト部の装置アｌ°レスジャンパーと整合し、しかもコマ
ンド期間中パリティ誤りが演出されない場合にのみ起る
。すなわち、ＬＡＣ上にハＩＪ　ティ誤りか使用でれた
場合は、テークオーナーンノブコマンド、キルコマンド
等を含ムコマントは冥行芒れない。
したがって、テークオーナーンソブコマン）−Ｔｈ発生
シたＩ１０チャネル１０９はテバ・ｒスコントローラグ
／の制御を受けることに′ｊｘす、他のボート部グ３は
論理的に切離でれる。１ｋ、テークオーナーシップコマ
ンドはデバイスコントローラの内部状態をハードクリア
きせることができる。
オーナーンツブランチ回路／ｌ’３の状態は１マルチプ
レクサ、２１／と弁してどのボート部が情報を通過ぎせ
乙ことかできるかを決定する、オーナーンツプラノチ回
路／♂ｊかいったん所ＸＩＺの方向に設定でれると、前
記ランチ回路は他のボート部によりテークオーナーシッ
プコマンドが受信されるまでその状態に保佇芒れる。ま
た、１１０リセツトライン（ｌ０Ｒ８Ｔ　）　ノ言２に
よってデバイスコントローラの内部状態がクリアされた
歳、他のボート部にオーナーシップを与えるようにする
ことができる。
制Ｈ信号はオーナーシップレジスタ／　Ｉ　Ｊ−（’）
　ｕｓ　Ｍにより適当なｌボート部グ３から選択でれ、
マルチプレクサ、！ｌ／により１組の制御ライン２１Ｋ
　”７介してデバイスコントローラの制ｍ部１１７に伝
送でれるようにする。壕だ、データはライン２０！；　
ｆ弁して適当な／ボート８１！グ３がら選択でれ、デー
タレジスク２／３内にロードでれ、出方母線（ｏｆｉｉ
ｉ）２／７を介してコントローラに従続σれるようにす
る。
制御ライン２Ｎのうち若干数のライン２１５Ａは、ライ
ン、２／９　ｉ介してコントローラから伝送される情報
をマルチプレクサ２２０で選択し、入方旬線（工母瀦）
　２０／によりボート部グ３（第〃図）、シたがって、
プロセッサモジュール１３のチャネル１０９に戻す場合
のマルチプレクサ２２０の制御用トして使用する。また
、ライン２２／＆−１適当なボート部グ３から■母ａ２
０１．ｌ−たかって、■１０チャネル／θワに装置アド
レスを戻す。
第２ノ図は第７９図示データバッファ／ｌ’９の詳細図
である。
本発明の場合は、り数のデバイスコンドローラグ／全マ
ルチワードバッファとともに作動でせ）周辺装置から比
叡的低速度でＴ１を報を受信し、記憶速度またはそれに
近い速度でこのｆＩＩ報をプロセッサモジュールに伝送
するようにし）チャネル帯域幅を最大１混に使用りつる
ようにしている。
バッファの段目それ自体において重要なことは１デバイ
スコントローラグ／を相互に共同作動すせてチャネル１
０９ヘアクセスしつるようにし、誤りの諸条件？避けら
れるようにすることである。複数のデバイスコンドロー
ラグ／を適正に共同作動させるため、いくつかの指針に
したかってマルチワードバッファｌと９全慴成している
。（れもの指針には次のようなものか含まれる。
その１つは、チャネル１０９にズ・］シてデバイスコン
トローラが再接続要求（リクエスト）全行５１３合・デ
ータバッファ［は、曖先ｊすの高いすべてのデバイスコ
ンドローラグ／と浸先度の低い７つのデバイスフンドロ
ーラグｌ全ツービスするに充分なバッファ深度（バッフ
ァ容量）を残しておくようにする必要があり、また、バ
ッファの残りの深度（容Ｎ）？使いつくすことなく、再
接続要求の再接続待ちができるようにする必要がある。
これをバンファスレショールドと呼称し１第２３図に略
号Ｔで示す。
第２に、バッファは、それがサービスを終った後、他の
再接続要求をする前に、すべての低優先度デバイスコン
トローラＬｌ／のサービスを計容するに充分な時間待機
しなけれはならない。これをホールドオフと呼称する０
ハンフア深瑠（第ｎ図のＤ）はホールドオフ深度とスレ
ショールド深度の和である。
ホールドオフ深度およびスレショールド深度は複数の変
数の函数である。これらの変数には１装置速度１チャネ
ル速度−記憶速度＼再接続時間、当該入出力母線上の高
優先度のコントローラの数・当該入出力母線上の低鏝先
度のコントローラの数、ならびに許容可能な最大バース
１長がある。
Ｉ１０母線上の高優先度のコントローラは）同−Ｉ１０
母線上のそれより低優先度の池のコントローラより多数
のそれに関連する低優先度のコントローラを不し、した
がって、高優先度のコントローラには、低優先度のコン
トローラより大きいホールドオフ深度全必要とする。同
様に、Ｉ１０母線上の低優先度のコントローラはそれよ
り高い優先度のコントローラより大きなスレンヨールド
深度を必要とする。コントローラ内のバッファ／ｒ９は
、ホールドオフ要求が増大するにしたがって、スレショ
ールド要求は減少し、スレショールド要求が増大するに
したかつてホールドオフ要求か減少するという事実を利
用して構成している。これは、再接続要求かなされるス
トレスを１げ変とすることニヨり達成でき、実際のセツ
ティングは特定のＩ１０チャネル形状内の高優先度コン
トローラおよび低優先度コントローラの・時性により決
めるようにしている。したかつて、バッファ深度は、最
悪の場合のスレショールド深度と最悪の場合のホールド
オフ深度の和ではなく、最悪の場合のスレショールド深
度要求または最悪の場合のホールドオフ深度要求の最大
値とする。かくして）バッファ深度を最小にし・かつ・
バッファ全冗填状態互たは空き状部とするに必要な時間
を短網するようにしている。
第ｎ図はこれら種々のパラメータ？グラフＶてより表示
したものである。図において、横軸は時間を示し、縦軸
は出力作動に対するバッファ内のワードを示す。
データはｈまず第２ｊ図の左上部の点Ｄ（この点におい
ては、バッファはバッファ深度一杯に充填されているも
のとする。）からスタートして、傾斜−ＲＤの線で示す
速度で装置に転送式れ１バソファ深度か傾斜線−Ｒｏと
スレショールド深度線Ｔとの交点、２２３で示すスレシ
ョールド深度に減少するまで、再接続信号を生成するこ
となく・このデータ転送か続けられる。
この時点匹おいて、第３図の頂軸に記号で表示したよう
に、チャネル１０９に対して再接庇准リクエストかなさ
れる。
バッファよりのデータの転送は、点２２３まで傾斜線−
Ｒ９で示す速度で続けられ、リクエスト（要求）は高優
先度デバイスフン；・ローラー／によりホールドオフさ
れるが、２２５の点でリクエストは工１０チャネル１０
９により引締がれ、工１０チャネルはこのデバイスコン
トローラに７１’　してその再接続リクエストシーケン
スを開始する。
点、２２７においては、最初のデータワードはチャネル
ｌＱ９によりデバイスコントローラのノくソファ１ｇり
に伝送きれており−次いで）チャネルｌＯ９ハ傾斜Ｒｃ
の腺で示す７速度でノくソファ／１９にデータワードを
転送する。
ｒｏＪ　ＲＥ　、デバイスコントローラ＆／は速度−Ｒ
ｐでバッファからデータワードを転送しつづけるので、
バンファ／、！’９への入力の総合速度は、／＜７７ア
が点、２−ｌｑで再び元填状態になる、Ｊ、で、傾斜Ｒ
６−Ｒの扉で示すような速度となる。点２２９におり いて、バッファは光項され、デバイスコントローラはチ
ャネル１０９から切離され、１頃斜線−ＲＣで示す速度
でデータ転送が絖けられる。
第３図の表示ｔ　は、このデバイスコントローラのポー
リングおよび選択、ならびに最初のワードの転送に必要
な時間２示す。これに関しては・湾／を図により再度後
述することにする。
また、第２Ｊ閾の符号Ｂはバースト時間全示す。
このバースト時間は動的パラメータである。任意の特定
バーストの長では、装置速度、チャ子ル転送速度、転送
中の装置の数およびチャネル再云絖時間に従属する。ま
た、バーストに許容される最大時間は、必要とするバッ
ファ深間を最小Ｇてし、かつ高い装置転送速度に適応し
、また同時に転送できる装置の数に適応するようこれを
選定する○第ｎ図は第２３図に示すホールドオフ要求お
よびスレショールド要求全達成芒せうるよう構成した本
発明実施例によるバッファ／ｇｑのブロックダイヤグラ
ムである。
第ｎ図示バックアノｒ９は人力バッファ、２３／　、バ
ッファメモリー２３３、出力バツファ２３！；、人力ポ
インター２３７、出力ポインタ！３９、マルチプレクづ
、２ゲ／、バッファ制御論理部λ≠３（第ｎ図により後
述する）、前記バッファ制御論理部詳３に接続したマル
チプレクサ２１１！；　、な−らびにストレスカウンタ
２’１７を含む。
また、第２２図に示すように、入カッくソファ２３／に
は、λつのデータ入力ライン群（ライン２／７および２
ｔ９）を供給する。１つのデータライン群は／６の装置
データ入力ライン２１１９を含み、他の人力ライン群は
／６の出力母線ライン（０母線ライン）２１７を含む。
次いで・これら２群の入力信号のいずれか一方を入力バ
ッファ２３１からラインＪ！’１２！；／　ｆ介してノ
くラフアメモリ−２３３に供給する０１）す記ライン群
は７６本のライン＋２５７を含む。
データはバッファメモリー２３３から取出きれ、ライン
群２！；３　ｆ介して出力バツファ２３！；　ｖｃ供給
される。前記ライン群は７７本のラインλｊ３を含む０
出カバソファ−２３３は、第ｎ図に記号で表示するよう
に、／６不のライン群２／９をｊｉ′してインターフェ
ース共通論理部１ｔｒｉ　（第１９図、Ｉ５Ｊ、び第２
７図参照）にデータを送り返し・７６本のライン群−！
Ｓｊを介して装置グＳ、〃（第１図示装置グ９　、　Ｓ
／　、　５３を含む）にデータを送りかえす。
入力ポインタ２３７および出力ポインタ、２３９はマル
チプレクサ２１／、／とともに以下のようｖｃ鳴能する
。
入力ポインタ、２３７　ｒ／ｉ、入カバンファー２３／
からバッファメモリー２３３にデータか転送されている
除、マルチプレクサ、１／ｉ介してバッファメモリー２
３３に接続され、ワード？書込むべき記憶場所を決定す
る機能を有する０また、出力ポインタ２３９は、バッフ
ァメモリー２３３から出力バンファ、２３夕にデータが
転送きれている際ＡマルチブレクヅｒｌＹｔ介してバッ
ファメモリー２３３に妥続され、ワードを取出すべき記
憶場所全決定する機能を有する。
第ｎ図および第２６図に示すバッファ制御論理部、２≠
３の目面は、バッファ／ｌｒ９に置かれるストレスを追
跡し続けることである。これに関しては、バッファの充
填状態または空き状態の度合いは、プロセッサモジュー
ルに関する転送の方向（入力か出力η））とあいまって
、ストレスの程度全決定する。ストレスは装置がバッフ
ァにアクセスする場合は増加し、チャネルかバッファＵ
こアクセスする場合は減少するＣ また、第ｎ図および第２６図示装置において、ストレス
カウンタは入力上のＯないしｆｊの増加ストレス全測定
し・出力上の０ないし１５の減タストレスを澗定する。
また・他の笑施例（図示を省略）の場合には・バンファ
制御εｎ彫１こおいて転送の方向全付加シフ、λつの新
しいラインによりポインタ２３７およびλ３ワにアクセ
スさせるようにし、ストレスカウンタは常に増加ストレ
ス全測定するよう杉成している。
第ｎ図において、チャネルリクエストライン２／Ｓ（第
２７図とも参照のこと）および装置リクエストライン２
！；７　（デバイスフントローラの制御部分／、ｌ’７
から到来する）はアサ−１−されて）ノクンファｌに７
へのアクセス全表示する０ マルチブレクザ、２ｑ５は、プロセンサモジュールに関
する転送の方向（入力か出力か）［もとづき、バッフ７
冗ｉｔ増加させる請求）と してこれらのラインの７つを選択し、バッファ元填全減
少させるリクエスト（要求）として他のラインを選択す
る。
バッファ充填を増７１０　’ｉＪせるためｊく択された
ラインは、適当なデータライン２１９または２１７〔第
２図参照〕よりのデータをライン２５９２介して入カバ
ソファ２３／にロードするためにも使用きれる。
チャネルおよび装置は、同時にバッフ７１１９にアクセ
スすることができ、バッファ制御論理部２ケ３は一時に
１つのリクエスト（要求）？サービスする。バッファ制
御論理部、２≠３１′ｉサービスのため、ラインの１つ
を選択してバッファ制御論理部２１１３が最初のリクエ
ストのサービスｔ　ｆｊるまで、他のラインをホールド
オフし１その後において他のリクエスＢ、サービスする
。
バッファ制御論理部２１１３　ＶＣよるリクエストのサ
ービスには次のようなものかある。
まず・始めに、バッファメモ’Ｊ　−，２３３への転送
かＡバッファメモＩＪ　−２３３からの転送かという転
送方向を決定し、マルチプレクタノグ／ｆ！：介して入
力ポインタ２３７または出力ポインタλ３９　ｆ選定す
るに適したものとして、マルチプレクサ２１１Ｉ　ＶＣ
接続したライン２６ノ全主張する〇 第＝！に、出力リクエストに際して、バッファ制御論理
部２／／−３はライン、！に３を主張し−１これにより
次の３つの事柄２行わせる。すなわち、（Ａ）バッファ
制御論理部２１１３は人力バッファ、２３／よりのワー
ドを入力ポインタ、２３７およびマルチプレクサフグｌ
により決められたバッファメモリー２３３の記憶場所に
書込む。
（Ｂ）　バッファ制御御論理邪λｔ３はストレスカウン
タ２グア全増加きせる。
（Ｃ１バッファ制御論理部２１１３は入力ポインタ、２
３７？１加させる。
第３に・出力転送りｃ際して・バッファ制御論理部２グ
３はライン２乙５を主張し・これにより次の３つの作動
と行わせる。すなわら、 （Ａ）バッファ制御論理部、２４．７は出力ポインタ２
３９およびマルチプレクサ２１７／により決められるよ
うに、バッファメモリー２３３から読出きれているワー
ドを用カバンファ２３！；　Ｋ書込む。
色）　バッファ制御論理部２／１．３はストレスカウン
ターグアを減少でせる。
（Ｇ）バッファ制御論理部−り３は出力ポインタ、２３
９を増加式せる。
ストレスカウンクノグ７は１第ｎ図に記号で表示したよ
うに、バッファ／１９がいつ充填状態の）Ｑζなったか
、あるいはバッファかいつスレショールド深度（Ｔ）に
なったかを決定する。
ストレスカウンタの出力はこれｔｓ？訣した後、解読値
の任意の／りを使用して、バッファかスレショールド深
度にあることを規定することかできる。本実嘩例におい
ては・ワイヤジャンパーラ用いて／乙の０Ｊ能なストレ
ス値の１つ全選択し、バッファ／ざワ上のストレスかそ
の値に達したとき、チ’ｒネル１０９　ＶＣ対して再接
続リクエスト全行うようにしている。
デバイスコントローラの制御部分／　ｆ　７は、第ｎ図
に記号に対応するこれら３つの信号音用いて、関連する
ライン／ａＳ　（あ／’１図および第７２図参照）およ
び１５９（第１グ図および第７２図参照）全弁して再接
続リクエストおよび切断リクエスト２行う。
第１グ図および第７２図に示すライン／Ｓ９全介して伝
送されるＳＴＩ　（ストップイン）信号はバッファ深度
（ＤＪ・バッファの充填状態または空き状態、および転
送の方向に関係し、第１ｑ図および第１２図に示すライ
ン／１１．ｆを介して伝送されるＲＯＩ　（再接続イン
）信号は第ｎ図示ストレスカウンタ２ｔ１７よりのスレ
ショールド深度（Ｔ）表示に関係する。したがって・バ
ッファ７ｒｑが最小ストレス状態（出力において充填状
態、入力において空き状態）となったとき、ＳＴＩ信号
を主張し、この信号により、デバイスコンドローラグ／
かバーストデータ転送を終らせようと欲していること全
チート；ｒル１０９に報知する。また、バッフアノｇ９
かそのスレショールドｈｆｆ　ｋ通過するとき、バッフ
ァはライン／Ｓ９全介のＲＣＩ信号？王渋し、この信号
にＪ、す、バッファがデータバーストの転送を欲してい
るこ々Ｐ表示する０ 第２ｇ　図ｉａ　ｉ　２２図示バッファ／１９のマルチ
プレクサ２ｔｌ！；ｚバッファ制御論理部２グ３および
ストレスカウンタｊｔＩ７の詳細図である。
第２６図において、マルチプレクサ２１１Ｊは２組のゲ
ート、２４３　Ａ　、　ｕｔｔ５　Ｂ　、リクエストフ
リップフロップ、２４７　Ａ、　２乙７１３．クロツク
フリソブフロング２乙９、リクエスト同期フリップフロ
ップ２７／　Ａ　。
、２７／　１３　、優先度決定ゲート２７３およびリク
エスト実行ゲー）　ｊ７５　Ａおよび２７５Ｂにより表
示しである０ ストレスカウンタ、２１Ｉ７は、第２６図に記号で表示
するようにカウンタ部２ψ７Ａｈよひテコーダ部、！ｔ
１７１３を含む。
また、第２乙図に示すように、２組のゲート、？グＳＡ
およびＨｔ　Ｂはチャネルリクエスト信号（ライン２１
！；　）および装置リクエスト信号（ラインｊｊ７　）
ならびに読取りおよび書込み信号を使用して・チャネル
または装置のいずれかバッファ／♂りにデータ全一時記
憶しており、バッファ／１９からデータを取出している
か全決定する機能を有する。
リクエストフリノフ”７０ソフ”、２Ｊ７　Ａおよび２
６７Ｂは制御論理部がリクエストのタービス″ｆ：終る
まで、リフニス１４−記憶する機能全イＹする。
クロツクフリップフロンブ２６９は、リクエスト同期フ
リップフロップ２７／　Ａ　’＋　、２７／　Ｂおよび
リクエスト実行ゲー）　２７！；　Ａ　、　２７３１３
により使用されるλ相りロック信号を発生する。
リクエスト同期フリップフロップ２７／Ａおよび２７／
Ｂはクロンク発生フリップフロップ、２６９に対−ｆる
＋）クエストを同期させ、実Ｔｉリクエスト全安定きせ
る機能を有する。
優先度決定ゲート２７３は実行リクエストの１つをピッ
クアップし、他のリクエストをホールドオフ式せる働き
をする。
また、リクエスト実行ゲー）　、！７５　Ａおよび、２
７ｊＢは同期したリクエストにより種々のリクエストを
実行葛せる機能を有する。
ライン２≦３および２乙Ｓ上の各出力信号は・前述のよ
うに）ストレスカウンタ全増加１減少させ、バッフ了メ
モリーまたは化カバソファを更新り。
入力ポインタまたは出力ポインタを艶新するというよう
な種々の機能全実施する。
ざらに１各信号は第に図に示すう′イン２７７Ａおよび
、２７７　Ｂ　’ｃ介して適当なリクエストフリンプフ
ロツブ全クリアする機能を有する。
前述のように・第１Ｓ図、第１名図および第７７図は、
工１０システムの３つの作動シーケンスを示す。
Ｉ１０システムの作動において）プロセンサモジュール
３３とディスフグ５のような特定装置間における平常の
データ転送には、転送を開始でせるＥＩＯシーケンス？
含む。
ＥＩＯ命令は特定のデバイスコントローラおよび装置を
選択し、遂行すべき作動と規定する。
デバイスフンドローラグ／（ｄ、デバイスコンドローラ
グ／と特定装置間のＩ１０チャネル分始動させる。
すなわち１デバイスコンドローラグ／は周期的ニチャネ
ル１０９に再接続全行い・デバイスフン）１−一ラグ／
とチャネル１０９間にデータの転送を行うようにする。
周期的に再接続全行うようにしたのは、チャネルから装
置へ、あるいけ装ｆｉ’Ｚがらチャネルへのいずれに対
してもデータの転送を行いつるようにするためである。
データの転送が＃Ｔすると、デバイスコンドローラグ／
はｃｐｕ　１０ｓに割込みを行い、前記ＣＰＵ　１０に
はＩ工０またはＨＩＩＯシーケンスを発出してこれに応
答する。
ＩＩＯシーケンスは割込み中の装置ｉｔと転送が終了し
た状態が一致することを決定する。
ＨＩＩＯシーケンスは、高優先度Ｉ１０割込みに応じて
発出でれることを除いては、エエ０シーケンスと同様で
ある。
”　Ｉ１０実行”　ＣＰＵ命令（ＥＩＯＱ令）は第１ｊ
図に示すＴ母線状態変化により定義妊れる。
第１３図の一番左側に示す最初の状態は非作動（ＮＯＰ
　）状態またけアイドル状態であり１その他の状態は、
第１ｇ図に対応する略号で示した次の状Ｂ１すなわち、
ロードアドレス＃３よびコマンド（ＬＡＧ　）　、ロー
ドパラメータ（ＬＰＲＭ　）、リードデノ（）７１＋−
−ｈ−＋Ｉｎり門ｍＩ　−−（Ｉ）ＳＥＬ　）およびア
ポートインストラクション（打切り命令、ＡＢＴＩ　）
と同じものである。
第に図、第７図および第♂図に示す状態変化図の場合と
同じく、実線矢印は状態変化２示し・点線矢印は状態変
化が起る前に起らなければならない状態全示す。
第７Ｓ図に示すＥ、ＩＯ命令およびその実行は、ＣＰＵ
ｌ０ｊのマイクロプロセッサ／／３　（第１）図参照）
の直接制御のもとに行われるようにする。
このｃｐｕ始動は、第７５図においては１ライン／／７
により状態マシンにおり状態マシンに伝送される形で示
しである。この始動信号はＴ母線がアイドル状態の場合
のみ受入れられるようにする。
ＣＰＵ始動信号かいったん供給はれると、Ｔ母纏はＮＯ
Ｐ　（アイドル）状態からＬＡＣ状態に進む。
ＬＡＯ状態またはＬＡＣ機能においては、ＣＰＵ　ｌＯ
５内のレジスタスタックｌ／、２の最上部からワードか
取出され（第７２図参照）、Ｄ母線ｌ乙ｌ（第１す図参
照ン上に導出されるようにする。
ントローラヴｌおよび特定の周辺装置ｉｔグ３　、　Ｒ
、＆９　。
Ｓ／または５．？　（第１図参照）を選択するのに使用
するほか１実行すべき作動全規定するためにも使用する
。
Ｔ母線は、次のＴ母線ザイクルにＬＰＲＭ状態に進む。
ロードパラメータ（ＬＰＲＭ　）状態においては、ＣＰ
Ｕ　１０Ｋ　（第１２　図参照）内のレジスタスタック
の最）部のすぐ下にあるワードが１１０チヤネル１０９
全介してＴ母；ｄ／４／（第１グ図参Ｉｔ（０上に供給
され、前のＬ＋ＡＣ状Ｂの間に選択きれたデバイスコン
ドローラグ／に伝送されるようにする。
第１Ｓ図に点線矢印で示すような／・ンドシェークザイ
クルの終了時には、Ｔ母線はＲＤＳＴ状態に進む。この
状態においては、デバイスコンドローラグ／は装置ステ
ータス（選択さＪまた１１′♀定装置のステータスおよ
び当該装置の状態？記述する信号のセット’１ｉ−ｆｉ
ｔｒ。）′Ｉｉ−デバイスコンドローラグｌからＣ１Ｐ
Ｕに戻し１これｋ　ＣＰＵ　ｉｔｓ　内のレジスタスタ
ックＩＩコの最上部に一時記憶式せる〇 ロードパラメータ（ＬＰＲＭ　）状態およびリードデバ
イスステータス（ＲＤＳＴ）状態の間には、若干数の誤
りが発生する可能性がある。これらの誤りには１パリテ
ィ誤りＡノｈンドンエークタイムアウト（時間切れ）お
よびステータスワード内の誤り表示が含まれる。なんら
かの誤りが発生した場合には、Ｔ母１ｊｉ　？　シン／
’１３　（第１３図）はＲＤＳＴ状態から打切り命令（
ＡＢＴ工）状態に進む。
ＡＢＴ　Ｉ状態は、１１０チヤネル１０９を介してデバ
イスコントローラを通過した前のＬＡＣｆｆＪ￥４ｉお
よびＬＰＲＭ情報を無視するようデバイスコントローラ
ＬＩ／に命令し、次いで、Ｔ母線（チャネル）はＮ０Ｐ
（アイドル）状態に戻る〇 第１Ｓ図の上部分岐部に点線矢印／／グで示すように、
ＲＤＳＴ状態の後、誤りか検出されなかった場合はＴ母
線はデイセ１／り）　（ＤＳＥＬ　）状態に進む。
Ｔ母線がＤＳＥＬ状態にあるときは、デバイスコントロ
ーラＦ／はその薯択うソ千回路１７３　ｆクリアして、
それに対して発出でれる命令（ＬＡＣ状態の間にはデバ
イスコントローラを３ｉＪ過する）に履答し、Ｔ母線は
Ｎｏｒ　（アイドル）状態に戻るＱＩ１０システムの作
動時には、非同期モードで発生する状態リクエスト信号
が存在する。例えば、再接続信号は、チャネルかデー々
にコントローラに転送すること全リクエストするため、
ＥＩＯシーケンス後に生成芒れ、また、デバ・〔スコン
トローラグ／は種々の異なる条件、すなわち、Ｅ１０シ
ーケンスの終了を報知するという条件、あるいは周辺装
置における異常状態を報告すＺ）という条注のもとて−
１込みリクエストを主張する。
装置リクエストラインは特定のＩｌｏ　ｆｆｉ：線ｎに
接続されたすべてのデバイスコントローラのボート部グ
３に共通である。
チャネル１０ｑはラインＲＣｉＩ　（ｒｌｂ　／グ図の
ｌφＳ）を介して行われる再接続リフニスＩｎこ応答し
、９８ＣＰＵ　ｉｏｓは、ＩＩＯシーケンスＶＣＬＩＲ
Ｑライン、／１Ｉ７（グ／グ図参照）を介してなざノす
るリクエストに応答Ｌ　、）（ＩＩＯシーケンス［ＨＩ
ＲＱライン／４（ワ全弁シてなされるリクエストに応答
する。
信号に応じて行う第１の事柄は、それがリクエストを主
張している最高優先度のデバイスコントローラであるこ
とを決定することである。すなわち、チャネル１０９に
対して同時にリフニス））主張しテイルデバイスコント
ローラリノは値数個存在しうろため、チャネルは所定の
優先順位計画にしたがっＣ特定のデバイスフントローラ
を選択する。
本発明実施例においては、３グ丁でのデバイスコンドロ
ーラグ／を単一のチャネル／　０９　Ｋ　Ｍ　続するこ
とかＯＴ龍である。
３グ個のデバイスコントローラｉｄ／４ビソトテータ母
線ｌ乙／ｆｔ使用して＼これらをスターポーリング状に
接続し、芒らに・７つの付加的ライン１５／　ｆ使用し
て３ノのデバイスコントローラ全それぞれ／乙のコント
ローラよりなる２つの群に分割している。
／乙のデバイスコントローラの１つの群とｆｍの群との
間には、優先度を割当て・δらに、各群内の／６のデバ
イスコントローラ間にも優先度全割当チル。
この場合１ポーリングンーケンスの間にＤ母藏のビット
ｚｒ広容する装置は、ランク内で■す高の冴先度を有し
、ビット／３ｖｃ応答する装置は最低の優先度を有する
もの七する。
ここで留意すべきことは為以］″に説明しようとしてい
るポーリングには、第７６図４ゴよび第７７図に関する
状態記述が含まれるほか、各図の選択（ｓＥＬ）状ｔ’
？の間に起るノ・ンドシェークか含まれるということで
ある。
第１乙図および第７７図において、チャネルｌＯ９はラ
ンクラインｆＯにセットし、レスポンスが再接続リクエ
ストに対するものである場合は、Ｔ母線機能ＲＰＯＬ　
（第１に図）を与え、一方、ＣＰＵ　１０夕は、それが
ＩＩＯシーケンスに応答し−Ｃいる場合、ＬＰＯＬ（第
７７図）Ｔ母線機能を与え、Ｉ［ＩＩＯシーケンスに応
答してい２る場合、ＨＰＯＬ　Ｔ−１ｕＪ線機能全与え
る。
この点か、ポーリングに関する第１≦図（チャネル応答
）と第７７図（ＣＰＵ応答）の唯一の主要な相違点であ
る。
第７６図ニオイテ、マｆｔ−ＸＲＣＩ　ラ−（ン１ｔｌ
ｓ　（第１Ｆ図参照）の主張に対するチャネル１０りの
応答において・ランク零に応答することが未定の再接続
リクエストをもったすべての装置がＤ母線上ｉＣ／ビッ
トレスポンス装置く。すなわち・これらすべての装置が
ランク内のそれぞれの優先度に対Ｆ６するＤ母線／６／
の１つのラインを主張することになる。
チャネル１０９は優先度決定レジスタ／３３（第１３図
参照）にＤ母線応答信号全転送する。この優先度決定レ
ジスタ７３ｊの出力は、前述の曖先ｊ順位言１両にした
がって、どのデバイスコントローラか最高の優先度を有
する刀≧を決定し１刀Ｓつ、接続されたデバイスフント
ローラによるランク零ｋ　ｌ　’Ｊ（アフート）するビ
ットがある場合、ＤｆｆｉＪ／≦７上に適轟なビットを
送り返す（アサートバックする）。
優先度決定レジスタに対してランク零のＩｆぶ答を主張
している装置が１つ以上存在する場合には、接続された
すべてのデバイスフントローラニ対シてＴｆｆｉ：線上
の選択（ＳＥＬ　）機能とともに優先度決定レジスタの
出力か供給テれ、そのランク零の優先度か優先度決定レ
ジスタの出力とマツチするデバイスコントローラがそれ
全選択ピッ）　１７３にセットしく第７９図参照）、か
くして、当該ボート部は、シーケンス内の次の状態に応
１゛※する。これが・第７６図にランク零のＲＰＯＬで
示す状態から選択（ＳＥＬ　）状態に進む実線矢印で示
した作動モードである。
ランクラインか零に等しいとき被応答装置が存在しない
ことを優先度決定レジスタ１３夕か決定した場合は、チ
ャネル１０ｑけランクラインｌにセットし・再度ＲＰＯ
Ｌ　Ｔ　！腺コマンド？発する。次に、１１先度決定レ
ジスタがランクｌでレスポンスが起ったことを決定した
場合［は、チャネルｉｏりは前と同じようにＴ母線選択
機能を主張する。
しかしなから、優先度決定レジスタがランクｌでレスポ
ンスがなかったこととが３＞！ｌだ場合は・チャネルは
第１４図に状態ＮＯＰで示・ｔアイドル状態に戻る。
この後者の場合は、１つのボー）＠Ｉ３に発生しつる障
害の事例で、この場合１．・ステム３／は他のボート部
グ３全介して当該特定デバーｒ−スーコントロー前述の
ように、ＣＰＵ　１０！；により始動σれるＩＩＯまた
はＥＩＩＯシーケンスに応じて行われる暖先度決定レジ
スタの作用は１デバイスコントローラク／からラインｌ
グ！に供給きれる再接続イン信号（ＲＣ；Ｉ信号）に応
してチャネルにより始められる再接続シーケンスに対す
る優先度決定レジスタ１３５のレスポンスと同様である
。
第１に図において、再接続シーケンスは入リクエストを
行っている最高優先度テバイスコントローラグ／ｐ再接
続するため前述のポーリングシーケンスとともに始まる
。
再接続シーケンスにおける次のステップは、装置アドレ
ス比較器／９３内にある実際のデバイスコントローラ番
号を決定することである。前述ノように・装置アドレス
比較器／９３は物理的デバイスコントローラ番号を決定
するためのジャンパー？含む。これらは、特定ボート部
を決定するためＥＩＯシーケンス中ＶｃＬＡＯＴ　ｆｆ
ｉ：線機能に関して使用したものと同じものである。再
接続シーケンスにおいては、上記のジＹンバーにより決
められるアドレスは、この装置用のバッフ−ｒ記憶域を
規定するテーブルにアクセス式せるため−Ｔ！ｇＲＡＯ
状態の間にＤ母線を介して工１０チャネルに戻される。
また、このほか１転送の方向（すなわち−）゛ロセソづ
モジュールに対する入力転送か・出力転送か）を決定す
ることも必要である。リクエストされた転送の方向と装
置アドレスを決定するため、チャネルはＲＡＣＴ母線機
能を主張１７、デノ・イスコントローラリツバデバイス
コントローラアドレスと転送方向をチャネルに戻す０ チャネルはデバイスコントロージグ／により戻きれた装
置アドレス分使用して、この特定デノくイスフントロ〜
うおよび装置に対するメモリー１０７内のバッファ記憶
域／３ｇ　ｆ規定する１１０制御テーブル（ｌ０Ｃ）　
／ＩＩＯ（第７２図）内の！ワードエントリー（／輯）
にアクセスする０ ２ワードエントリー／（７２の７珂−マノドは第７２図
の拡大図に示すとおりで、第７２図においては！ワード
の各欄の詳細を図示しである。
Ｉ００テーブル１ｌＩ−Ｏ内には、特定プロセンサモジ
ュール３３に関する工１０母線、？９に接続した３２個
の各デバイスコンドローラグ／のｇつの各装置に対する
コワードエントリー／グ２全含み、各プロセンサモジュ
ール３３はそれ自体の工ＯＣテーブルを翁する。
各２ワードエントリーは、主メモリー内のバッファ記憶
場所および特定装置への特定テ〜り転送中における任意
の特定時間に転送すべきバッファ記憶域の残りの長さを
記述する。したかって＼第１２図に記号で表示するよう
に・上側のワードは・それとの間にバーストにより転送
を行う転送アドレスを規定し、また、下側のワードはバ
ッファ記憶域の残りの要式を規定するバイトカウントな
らびに転送の状Ｂ（ステータス）を規定する。
転送の状態（ステータス）を表わす欄は保護ビットＰと
チャネル誤り欄ＯＨＥＲＲを含む。チャネル誤り欄は７
までの番号を付した誤りの任意の１つを表示するよう設
定ｏＪ能な３つのビットを含む。
転送アドレスおよびバイトカウントは各再妥続およびデ
ータ転送シーケンス（バースト）の終了時にＩＯＣテー
ブル／１１０において更硬１δれるようにする。各バー
ストの終了時には、ｉｋ送了ドレスはカウントアツプき
れ、バイトカウントはカウントダウンでれるようにする
。その量はバースト期間中に転送でれるバイト数全反影
する０ また、第２のワード（下側のワード）は、（１）再接続
およびデータ転送シーケンス中に偶々起った任意の誤り
を爾後における分析のため報知する欄、（２）メモＩＪ
　−１０７のバッファ記憶域を書込みか行われず読取り
専用とするよう規定するための保護ピントを含む。
保護ビットはデバイスコンドローラグ／の障害からプロ
セッサメモリーを保護する働きをする。すなわち、リー
ドアドレスおよびコマンド７　（ＲＡＣ）Ｔ母線機能の
間に１デバイスコントローラＦ／がチャイル１０９への
転送方向に戻ったとき、デバイスコンドローラグ／内の
障害により、デバイスコントローラが誤って入力転送′
ｊｔ規定するおそれがある。
この場合には、チャネルはＩＮ状状部進み１デノクイ＋
　−−、ｌ　＋、二、ａ、　／　Ｊ　−？　ＩＩ　ｕｒ
　Ｓ−ｈ＆　Ｉｆ；！−’？スことになり、バッファ／
Ｊ、！’内のデータを失う可能性がある。保護ピントは
・チャネルがこのバッファ記憶域に書込まないこと？プ
ログラムにＭｆｆｌさせることを可能にする。すなわち
１この場合−装置は出力転送のみを規定することができ
る。
転送アドレスは論理径路／３９　Ｂ　（第１）図参照）
を規定する。
チャネルはチャネルメモリーアドレスレジスタ１２９（
第１３図参照）内に転送アドレス全一時記憶させ、キャ
ラクタカウントレジスタ／３／　（第７３図参照）内に
バイトカラン１４−一時記憶式せる。
チャネルは１第７６図に示すＬＡＣ状態の間にチャネル
が装置から検索した転送の方向ｖｃ応して、Ｔ母線をＩ
Ｎ状態またはＯＵＴ状態のいずれかに置き、論理径路１
３９　Ｇ　（第７２図参照）を規定するため、チャイル
メモリーアドレスレジスタ／！９を使用して、デバイス
コンドローラグ／とメモリー１０７間にデータの転送を
行わせる。′！ｌ：たチャネルメモリーアドレスレジス
タ／２９およびキャラクタカウントレジスタ／３／は、
バースト期間中に各ワードが転送される際更新されるよ
うにし、将来とも転送すべきキャラクタの数およびバッ
ファ内の吹のアドレスに反影させるようにする。＝１：
た、バーストの終了時には、チャネルメモリーアドレス
レジスタ／２９およびキャラクタカウントレジスタ／３
／の内容はＩＯＣテーブル／弘Ｏ内に書込まれるように
する。
以下１作動について説明するとへ入力転送ＶＣ際してけ
１装置からチャネルに転送される各ワードに対して、チ
ャネル／Ｑ９は前述のハンドシェーク機構により、ワー
ド全受入れ、工１０データレジスタ／、２７　（第１３
図参照）内にこれを一時記憶した後１論理径路１３９　
Ｇ　（第１２図参照）により決められたメモリー内のバ
ッファ記憶域に前記ワードを転送する。
また、出力転送に、際しては、チャネルｌＯｑはバッフ
ァ記憶域から論理径路ｉ３ｑ　ａを介してワードを取出
し）これ全チャネルメモリーデータレジスタｌ！夕に転
送する。次いで、チャネルはＩ１０データレジスタ１２
７（第７３図）ＶＣワード転送し＼デバイスコントロー
ラとハンドシェークして一ワード？そのインターフェー
スデータレジスフ、２／、？　Ｋ受入れさせる。
また、チャネルによりＩ１０データレジスタ１−２７内
のワードを装置に対してハンドシェークさせ・同時に、
メモＩＩ　−１０７から転送中の次のワードをリクエス
トし、かつ受入れて１これとチヤ不ルメモリーデータレ
ジスタ１２夕に一時記１′＠でせるようなパイプライン
構成によりＴ、／６チヤネルの高速転送ｔ５Ｔ能にする
ことができる。この場合装置に対してワード？送出する
ｖｒｃケ）メモリーよりのワードを装置に対して受入れ
るのと同じ時間を必要とするため１上記のような２つの
作動をオーバーラツプσせることができる。
また、各ワードにはλつのハイドが存在するので１バ一
スト期間中には、チャネルは転送きれるすべてのワード
に対してキャラクタカウントレジスタ全またけ減少させ
る。
バースト転送は、通常の状態あるいＩ′ｉ誤り状態の２
つの方法で終了させることができる。
この通常状態による転送の終了に６−１２つのケースが
考えられる。
第１の作動状態６ておいては、キー）・ラフタカラント
レジスタ１３１が転送すべく残されているｌまたはλバ
イトのカウントに達し、この位置においてｈチャネルは
転送の終りに到達したこと？表示するＥＯＴ信号（第１
グ図のラインｌ訂）を主張する。すなわち、カウントが
ｌに達した場合は、チャネルはＥＯＴ信号およびＰＡＤ
　ＯＵＴ信号（第１１図のラインｌ乙７）を主張し、奇
数バイトにＪ、り転送の終了全表示する。また、キャラ
クタカウントか２に達した場合は、チャネルはＥＯＴ信
号を主張する。たたし、この場合には、母線上の両バー
ｒトが有効であるためＰＡＤ　ＯＵＴ信号（第１グ図の
う・ｒン／乙７上のＰＡ　Ｄ。
信号）を必要としない〇 いずれの場合にも１デバイスコンドローラグ／ｉｄ５イ
ン１ｓ９（７Ｅ、ｎ図参照）上のＳＴＩ　（ストップイ
ン）信号を主張することによりＩｒ１ｓ：答する。また
１デバイスコンドローラグ／は、ヂャトルカＰＡＤＯ（
ＰＡＤ　ＯＵＴ　）信号全主張した場合には、ラインｌ
乙９（第１グ図）上のＰＡＤ　ＩＮ　（ＰＡＤＩ　）信
号をも主張する。
要するに、この転送終了の第１のケースの場合、転送は
、バーストでなく、チャネル１０ｑにより終了させられ
る。
もう７つの通常の終了状態は・デバイスコントローラＦ
／がチャネルＳＶＯ（サービスアウト）信号に応してＳ
ＴＩ（ストップイン）信号？主張することによりバース
トを終らせる場合で、これはバッファｉｓ’ｑ　（第７
９図）参照）が第ｎ図に点ｊ、２９て示すように最小ス
トレスの状態に到達したこ々と意味する。
ＳＴＩ　（ストップイン）信号は出力転送または入力転
送に際して起りつる。
入力転送に際しては、デバイスコンドローラグ／が転送
のみならずバーストをも終らせようと欲する場合にデバ
イスコンドローラグ／けＳＴＩ（ス）・ツブイン）信号
を主張し、さらに最後のワード上の奇数バイト？表示す
るため、ＰＡＤ　ＩＮ　（ＰＡＤＩ）信号全も主張する
ことができる。
第１４図に示すように％　ＯＵＴおよびＩＩＪ’、丸印
で囲んで表示した出ツノ転送または人力転送のいずれか
の場合に、誤りのない状態（ＳＴＩまたはＫＯＴ　、１
で転送が終了したときは、チャネルｉｏｑは）前述のヨ
ウに、工ＯＣテーブルエントリー全更新し、第１を図に
示すアイドル（ＮＯＰ　）状態に戻る。
また、前述したように、転送はＩＡり状態によっても終
了でせることができる。
バースト期間中）誤りが発生するケースとしてけ吹のよ
うなものが考えられる。
第１は、前述のようにＩＯＣテーブル内にその保護ピン
トがセットｇれているバッファに対してデバイスコント
ローラが入力転送全リクエストする場合である。
第、２はデバイスコンドローラグ／がチャネル１０りよ
りのＰＡＤ　ＯＵＴ　（ＰＡＤＯ）信号に兄：じてＰＡ
Ｄ　ＩＮ（ＰＡＤＩ　）信号を房部ない場合である。
第３は、チャネル１０９がＤ刊線／ｌ／上のパリティ誤
り全検出しない場合である。
第グは１デバイスコントローラ＋１’／が）ハンドシェ
ークに関連して前述したような割当時間内にチャネルｌ
ＯワよりのＳＶＯ（サービスアウト）信号に応答しない
場合である。
また、第５は、ｌｏ（３テーブルテーブルエントリーに
より規定されたバッファ記憶域が、そのマツプマークの
欠如しているページＶＣ又又（クロス）すル場合である
（メモリーンステムのマツピング機構に関する記述を参
照のこと）。
第、！には１男接続インおよびデータ転送ソーケンス中
にメモリーにアクセスしながらマツプにアクセスする際
にパリティ誤りが検出する場合で、こ。
れについては、メモリーシステムのパリティＨＡ’）チ
ェックに関する記述全参照きれた（ρ。
またＡ第７はチャネル１０９がメモリーにアクセスする
とき）メモリーシステムが訂正不能パリティ誤り′？を
検出する場合で１これについては、このハリティ誤りチ
ェックに関するメモリーシステムの記述′ｆｔ参照され
たい。
上記のような誤り状態が起った場合、チャイル１０９は
第１６図に示すようにデータ転送打切り（ＡＢＴＤ　）
　状ｔＱに進み、デバイスコンドローラグｌに対して、
誤りが発生し、データ転送を打切るべきこと全命令し、
次いで、チャネル１０９は第７≦図にＮＯＰで示すアイ
ドル状態に戻る。
誤りが発生したときは、チャネル１０９はＩＯＣテーブ
ルエントリー全更新して、１３ｉ１述のようにＩＯＣテ
ーブルエントリーの第２ワードの誤り欄に前述の７つの
誤りの１つを示す誤り（ｌ’Ｆ号Ｔｈ４える。
したがって、単−誤りが発生した場合は、当該誤り番号
かＩＯＣテーブルエントリーの誤り欄に入れられ、１つ
以上の誤−りが発生した場合は）チャネル１０９は回復
する可能性の最も少ない誤りを選択し１その誤りの番号
のみをＴ、ＯＯデープルエントリーの誤り欄に入れる。
また１このほかに発生するｕｆ能性のある他の形式の誤
りがある。すなわち、ＩＯＣテーブル内のカウントワー
ドが零のとき為デバ・１スコントローラグ／はチャネル
に再接続しようとする０この場合１チヤネルはテバイス
コントローラＶＣ再接続全６せず）第１６図に関して前
述したようろニジーケンス全進めるが・工ＯＣテーブル
内のカウントワードが零であること全チャネルが決定し
たときは）チャネルｉｏりは直ちに打切り（ＡＢＴＤ　
）状態に進む。このことは、故障中の装置によりプロセ
ッサメモリーに過度に書込みが行われないよう保護を与
えることになり・本発明の重要な特徴と４オ成する。
ｎ　定装Ｗｔに対する工○Ｃテーブルエン）　’Ｊ　−
／Ｌ２の第一ワードのバイトカウントにおいてカウント
カ零であり１かつ１デバイスコンドローラグ／がチャネ
ルｌＯ９に再接続しようとする場合ｖｒｃけ、チャネル
１０夕は上述のように１デバイスコンドローラグ／に対
して打切り（ＡＢＴＤ　）命令を発し、２ワードエント
リー／Ｉ１２のチャネル誤り欄全零のま４ｃする。
次いで、デバイスコントローラ＆／は、テーク打切り（
ＡＢＴＤ　）　Ｔ　ｆａ：ｍ機能ＶＣｆｉ５し、チャネ
ル１０ｑに対してラインＩ（ＩＲＱまたはＬＩＲＱ　（
第１グ図に示すラインｎｑ　ｉ　＊はｌ１１７　）を介
して−１込みリクエストを行う。
デバイスコンドローラグ／は、これら一つのラインを介
して任意の時間に割込みリフエストラ行うことができる
。
割込みは、通常、チャネルよりの打切り（ＡＢＴＤ）、
アル１．ｎｉｄ、デバイスコンドローラグ／または接続
装置内の誤り状態によりデータ転送が終了したことを示
し、もしくは、デバイスコントローラｉｔｃは接続装置
内に特別な状態が起ったこと？示す。例えば１電源が供
給され１電源かｄ′１名ルベルにあることをＰＯＮ回路
が表示したとき、デバイスコントローラはプロセッサモ
ジュールニ割込ミ？行イ１電源がオフまたは故障で１こ
れまでＰＯＮ回路によりリセットきれていたため、その
内部状態かりセント状態であること全示す。
プロセッサモジュール３３内で進行中のプログラムは１
割込みに応じて、ｌ１０ｆ１．νｉｌ？７を介してＩ１
０間合せ命令（ＩＩＯ）または高優先曳Ｉ１０間合せ命
令（ＨＩＩＯ）を発する。
ＩＩＯ鮪令は低優先度Ｉ１０割込みに応じて、低Ｉｔ　
先ａ　ｌｙｌ込みリクエスト（Ｌ工ＲＱ　）ライン／ゲ
７第１グ図参照）上に発出される６ｂ令であり、また、
ＨＩＩＯ命令は高優先度１１０割込みに応じて高曖先度
割込みリクエスト（ＨＩＲＱ　）ラインｌクワ（第１グ
図参照）上に発出でれる命令である。
マイクロプロセッサ１１３　（第７２図参照）は）チャ
ネル制御論理部／ｌ／−／およびデータ径路論理部１２
３　（Ｄ制’ｆａｔ受け、ＥＩＯ、ＩＩＯまたＨ　ＨＩ
ＩＯ命令？実行する。
これらの命令に対するシーケンスは第７７図に示すとお
りで１シーケンスは前述のようにポーリングシーケンス
とともにスタートする。
すなわち、エエ０命令は、Ｔ母線機能低優先度１１込ｈ
　ｔ：　−’）　ンク（ＬＰＯＬ　）を用いて、シーケ
ンス内でポーリング全行い１また、Ｈ工ＩＯ命令はＴ母
線機能高優先度割込みポーリング（ＨＰＯＬ　）　ｔ［
いて、シーケンス内でポーリング全行う。
前述したように、ポーリングシーケンスは、第１７図に
示すＴ母瀬機能選択（ＳＥＬ　）を用いて連光なデバイ
スコントローラ全選択することにより終了する。
カくシて選択された適当なデバイスフン１゛ローラグ／
は最も高い優先度？有しＸかつ割込４リクエストを行っ
ている当該デバイスコントローラである。
シーケンスは第１７図に示すＲＨＩ　（リードインクラ
ブトコーズ）Ｔ母線機能に進み）デバイスコンドローラ
グ／はＤ母線／乙ｌ（第１り図参照）上に装置従属ステ
ータス全英すことによりＲＩＣＴ母線機能に応答する。
ここで、マイクロプロセッサ／／３　（第７２図）はＤ
母ｄ１≦ｌからステータスに読取り）これをレジスタス
タック／／、２　（第１２図）の最上部に一時記憶させ
る。
次いで、シーケンスは第７７図に示スＲＩＳＴ　（’７
−ドＩ＋込みステータス）Ｔ母線機能に進み、デバイス
コンドローラグ／　ｎ　、デバイスコントローラ番号、
ユニット番号および１つの専用ステータスビットをＤｆ
Ｅｌ：線上に戻すことにより、このＲＩＳＴ　Ｔ母線機
能に応答する。
グビットスデータス欄のピッ）・の！つは、それぞれ・
打切り（ＡＢＴＤ　）およびパリティ−誤りを表示する
（このパリティ誤りは再接続およびデータ転送シーケン
スの間に発生する）０ マイクロプロセツサ／／３はＤ母排の同各、すなわち・
コントローラ番号・装置番号および割込みステータスの
コピー（写し）全とり、別記り母琲の内容企レジスタス
タック／１２の最上部に一時記憶させる。
シーケンス期間中に誤りが発生しなかった場合には飄シ
ーケンスはＤＳＥＥ　（ティセレクト）状態に進んで、
デバイスコンドローラグ／′ｆ！：ディセレクト（Ｊ択
ｔＷＩ＜　）Ｌ、次いで＼シーケンスは１第１７図の上
の線で示すようにアイドル（ＮＯＰ　）状態に進む。
これに対して、諌りが発生した場合には（この誤りはチ
ャネルにより検出芒れたパリティ誤りまたはハンドシェ
ークタイムアウトである）。チャネルは第１７図に示す
ように、ＲＩＳＴ状態がらＡＢＴＩ（打切り命令）状態
に進んで、デバイスコントローラＩＩ／　ｆディセレク
トし、吹いて、チャネル１０９は第７７図の下の線で示
すようにアイドル（ＮＯＰ　）状態に戻る。
前述のように・プロセッサモジュールとＩ１０装置間の
■／○作動は、標耶的Ｇτけ、ＥＩＯシーケンスで始ま
り、若干数の再■絖およびテーク転送シーケンスが続き
、エエ０シーケンスで終るようなソーケンス群よりなる
。これらのシーケンスは、複数の異なる工１０作動から
インターリーブさせることができるので１見掛は上、複
数の装置によるＩｌｏの同時作動？与えることかでき、
したがって）多数の装置全同時にアクセスさせることか
可能となる。この場合の正確な装置の紋は、チャネル帯
域幅と各装置にまり匣用芒れる実際の帯域幅により決ま
る。
上述の１１０システムおよびデュアルボートチバイスコ
ントローラの機構（アーＡテクチャ）および作動は多く
の重要な利点に句えることができる。
これらのｆＩ１点としては、（ａ）広？ｌＩＬルー周辺
装置とインターフェースできる融通性ｋ　’ｒｌプるこ
と・（ｂ）資源（リゾース）の最大利用ができること・
（ｃ）マルチフロセンサシステム内で周辺装ｆＪ’ｔ　
Ｔｃアクセスさせる場合においてフェイルソフト環境？
与えていること％　（ａ）オンライン保守およびマルチ
フロセンサシステムの品質同上能力全有すること・（ｅ
）Ｉ１０システムおよびＣＰＵにより多数の同時処理を
行う必要のあるオンライン処理システム［Ｃおいて、プ
ロセンサスループットまたは■１０スルーブツト？排他
的に強めるのでなく一システム全体トして最大のスルー
プント全４えていることなどかあけられる。
本発明マルチプロセンサンステムの場合は！　置形式に
関する固有の特性を事前に仮定していないため、広範囲
の装置とインターフェースできる融通性？与えることが
でき為かつ、床几な装置の作動全包含しつるようｆ−ｒ
、構造および作動全方えることができる。
また、本発明［おいては、主として飄メモリー帯域幅を
最大限に使用することによりＸ資源（リゾース）の最大
利用全可能にしている。すなわち・各装置には最小のメ
モリー帯域幅？使用せるようにし１かくしてかなり多数
の装置と特定のＩ１０母線に関連きせるようにしている
。また１本発明によるＩ１０母線の固有速度とバッファ
リング技術とにより、特定の各転送を記１は速度によっ
てのみ制限でれる町成り速い速度で実施すること全可能
にしている。また、転送？バーストモードで行うように
しているたの、各転送に関連するオーバーヘッド（無駄
な時間）？最小にすることができ、かくして１チャネル
帯域幅の最大利用と高速周辺装置の使用を可能ならしめ
ることかできる。
また、本発明は周辺装置に対し２てフェイルソフトアク
セス′ｊｔ与えることができる。すなわち、各周辺装置
に対しては余裕のあるｍｌ信径路を与えて、任意の特定
径路上の障害を封じ込めるようにし、１つの径路内にお
ける特定モジュールの障害により当該装置への池の径路
内のモジュールの作動に影響を与えないようにしている
。
本発明によると８は、径路上のテークの完全式全チェッ
クし１ン一ケンス障害分チェックＬ１また、タイミング
障害全チェックする床几な一すチェノクを与えている。
ざらに、本発明の場合は１周辺ｈａかそれ目体のバッフ
ァまたはシステムのメモリーに影響￥−与えないような
保護機能を与えるようＱでしている。
これらの保護機能には、各ＩＯＣテーブル内の個別カウ
ントワードと工ＯＣテーブル内の１４ＮＪｉヒントが含
まれる。また、工ＯＣテーフ′ルはチャネルによりアク
セス可能であるか、装置によってはアクセスできないよ
うにし、こｆＬＶｔｃより当該装置にｖ１当てられてい
ない任意のメモリーに装置とアクセスだせないようにす
るための第２の保護レベルと与えるようにしている。
また、本発明によるときけ、Ｉ１０母榔内の少数のライ
ンのみ？使用してλ融通性かあり、かつ強力なＩ１０シ
ステム？与えることかできる。
また、電源のターンオンまたはターンオフ時におけるデ
バイスコントローラの作動に明確に規定することにより
、この時間中にＩｌｏ　ｆｆｉ勝？誤り信号から保護し
、かつ、オンライン保守およびシステムの品質向上全可
能にしている。
本発明においては、複数のバッファ？相互に通信を行う
ことなく共同作動芒せうるようなストレス２使用してい
る。
また、オーバーラツプ転送および処理全行うこと６・こ
よりオンライン処理システｌ−を与えるようにしている
。
また、多チヤネル直接メモリーアクセスは、平行転送な
らびに装置にアクセスする際の最小待ち１７１Ｊ］ｔ−
与えるためのインターリーブバーストド与える。各バー
ストは最小のメモリーオーバーヘッド全必要とし、かつ
プロセッサによるメモリーの最大利用を可能にする０こ
の組合せにより・Ｉ１０帯域幅の最大限使用とプロセノ
゛りの最小限の束縛（タイアンプ）をＤＪ能とすること
ができる。
配電システム 本発明マルチプロセッサシスラムは従来の技術による棟
にの問題点全解決した配電システム全有する。
種々の既知のシステムにおいては、システムの構成禦子
に所要の保守全行う場合、プロセッサシステム？停止芒
せること全必要とし、また、電源系統の障害により全プ
ロセッサシステムがストップする可能性があった。
本発明による配電システムの場合は、棲数個の分離形個
別電源を設け、オンライン保守に可能とシ、カつ各デバ
イスコントローラに余裕のある電力に供給するような方
法で各電源からプロセッサモジュールおよびデバイスコ
ントローラＶＣ？ｆｉ力全供給するようにしている。
ここにいう゛オンライン”とは、システムの一部がメン
ラインのとき、システムの当該部分は電源オン状態にあ
り、かつ・システムとともに作動して有用な働きに実行
しつる状態にあることを意味する。
したがって、“オンライン保守”とは、ノステｈｏｙ３
ｔ）の部分全上述の定義によるオンラインに保持しなが
ら、システムの一部に・定期的予防保守または修理作業
全含む保守と行うこと全意味するＯ 本発明ＩＣＪ：るときは、マルチプロセッサシステムの
残りの部分をオンラインの作動状態に保持しながら、任
意のプロセッサモジュールまたはデバイスコントローラ
の電源全低下（ゲ、・ン）させ、当該プロセッサモジュ
ールまたシ、■デバイスコントローラに関して電源オフ
状態で保守２行うことができ、しかも、アンダーライタ
ーズラボラトリー（Ｕｎｄｅｒｗｒｉｔｅｒｓ　Ｌａｂ
ｏｒａｔｏｒｙ　）安全要求に完全に合致するような方
法でオンライン保守？行うことが可能となる。
また、本発明配電システムに、１３いては、ダイオード
スイッチング配Ｍｋ介してｄつの独立電源から各デバイ
スコントローラに電力？供給するよう′ｆｘ接あテとし
、前記スイッチング配置により、両電諒が作動状態にあ
るときけ両電源からデバイスフントローラに電力全供玲
しうるようにするとともに・一方の電源が故障のときは
いずれかの電源から電力を供給しうるようにし、？ｌｕ
源の１つの障害時に１３ける切換えに際し、電源の脈動
または中断？生ずることなく円滑に切−換えが行われる
ようにし、関連の電源の１つに障害が生じた場合でもデ
バイスコントローラに対して電源の中断音生ずることの
ないようにしている。
第、？ＯＩＮは各デュアルポートデバイスコントローラ
Ｆ／用の主電源および代替電源？具えた配電システム？
示す。図において符号数字３０／は配電システムの全体
を示す。
配電システム３０１は、各デュアルポートデバイスコン
トローラグ／に対してそれぞれ圧電＃、および代替電源
の双方全もたせるよう礪成する。かくすれば、各デバイ
スコントローラはそれぞれ２つの独立した個別電源を有
することになるため・特定デバイスコントローラに対す
る主電源の障害かあっても、当該デバイスコントローラ
（シたがって、そのコントローラに関連するすべての周
辺装置）が不作動になることはないＣ本発明の場合は、
スイッチング配置により代替電源への自動切換えを行う
ようにし、デバイスコントローラｋ　Ａｍ　綬Ｆｊ）に
作動させるようにしている。このように、配電システム
全デバイスコントローラのデュアルポートシステムと共
同作動させることにより）単一ボート部または単一電源
のいずれかに障害？生じた場合でも、途中で作動に停止
することなく、周辺装置へのアクセス全可能にしている
。
芒らに、第３０図示配電システム３０１は、各プロセッ
サモジュール３３ならびに関連のＣＰＵ　／（Ｈおよび
メモリー１０７に対して尚該プロセッサモジュール専用
の独立した個別電源を与えるという利点を有する。した
がって、本配置によるとぎは＼任意の単一電源が障害全
土じた場合、もしくは電源または関連のプロセッサモジ
ュールの修理、サービス等のため任意のｌ電源を手動に
より切断した場合、ソの影響は実際には特定のＩプロセ
ソサモジュ＋　ルに限定され、マルチプロ七ツサシステ
ム内の他の任意のプロセッサモジュールの作動に影響を
及ぼすことはない。
このように、芙３θ図示配電システム３０／は個別プロ
セッサモジュールおよびデュつルボートデバイスコント
ローラとともに機能し、任意のｌ電源の障害または切断
により全シスデｌ−全停止芒せたり、任意の周辺装置全
不作動にすることのないようにしている。
配電システム３０／　ｒ／ｉ複数個の独立した個別電源
３０３？含み・前記電源３０３の各々は特定の関連プロ
セッサモジュールのＣＰＵおよびメモリーに電力全供給
するための専用のライン３０５（実際には、第３３図に
示すような多重ライン母穂３０夕）２具える。
各デバイスコントローラｑｌ　ｊｔ’ｌ主ラインう（７
７、代替ライン３０９および自動スイッチ３／ｌを介し
てλつの電源３０３に対応せしめる。
また、主ライン３０７および代替ライン３０９トチバイ
スフントローラ間に手動スイッチ３／３全配置シ、各デ
バイスコントローラｑ／と関連きせるようにする。
第３７図はスイッチ３７／および３／３の詳細図、第３
２図は電源３０３の素子構成を示す詳細図である。
第３２図に示すように、各電源３０３は主電源から電力
全取得するための入力コネクタ３１５分有する０前記入
力３１５Ｉ″ｉこｎＴｈＡｏ−ＤＣ変換６Ｊ／７に接ｆ
ｉし、ｎσ記ＡＣ−ＤＣ変換器の出力からライン３／９
上にｒｖの中断可能電源（ＩＰＳ　）全導出芒せ、この
ｒｖ中ｒｒｒｔ５Ｔｔｒｉｓｒａ源ｔｃｐＵｉｏｓ　、
　メモＩＪ　−ｉｏ’ｙｈヨびデバイスコントローラ〃
／に供給する。第３３図も併せて参照されたい。
変換器３２３はライン３．２ｊ上に３ｖ出力を導出Ｌ１
う１′ン３！７上に／ノＶ出力を導出する。
本発明システムの場合、ライン３．２５および３．！７
よりの出力は中断不能電源（ＵＰＳ　）とし、これらの
電源出力ｒ　ＣＰＵおよびメモリー（半導体メモリー　
使用の場合）に接続するようにする０半導体メモリーの
場合は、半導体メモリーへの電力がなくなると、メモリ
ー内に記憶きれている全データ全喪失するため、電源は
中！１ｇｒ可能なものであってはならない。
ライン３／９上のｊ■中断可能電源については、この電
力は電源の中断？許容しつるようなマルチプロセッサシ
ステムの部分に供給されるものであるため、中断可能電
源と見做式れる。このｊＶ中中上モリ−コアメモリ一部
分（コアメモリ一部分は電源がなくなっても記憶情報は
なくならない）のみに供給し、ざらにデバイスコントロ
ーラにも供給する。デバイスコントローラの場合にはｈ
以下に詳述するように、主電源の障害時には代替電源が
これに代る。
ライン３２Ｓおよび３．２７上の電源は中断不能電源で
なければならないため、本発明Ｖｒｃおいては・ＤＣ−
ＤＣ変換器３２３への入力用としてバック了ツブ電池？
具える。このバックアップ電池は電池および充電器モジ
ュール３−！ワ全含み、前記モジュール３２ヲ全ライン
３３／およびダイオード３３７全介してＤＣ−ＤＣ変換
器３２３に接続する。
本発明実施例の場合、電池３．２９は轄■の電圧？変換
器３．２３に供給するようにしている０この電圧は変瑛
器３２３０入力の範囲内にある〇ダイオード３３３はラ
イン３．！ｌ上の電圧がＲＶより低くなったとき、電池
から変換器３２３に電力全供給させる働きをする。また
、ダイオード３３３はライン３２／上のＡＣｉ　−ＤＣ
変換器の出力か１ｇＶと超えたとき電池およびライン３
３／から電流が流れないようにする機能２有する。
また１各電諒３０３はＡ出力ライン３／９　、　ＪλＳ
および３２７上に光分な電力が導出されないようなライ
ンＪｌｊ上のＡ’Ｃ入力電力の状態百−瑛知するため・
電源警報回路３３３？具える。電源警報回路！、３には
ライン３３７′？！−介して関連のＣ１ＰＵ　１０！；
に電源異常警報信号全伝送する。
電源３０３内における容量蓄積作用により、電源警報信
号とライン３／９　ＫおけるｊＶ中断可能電諒喪失との
間には光分な時間があるため、電源がなくなる前に、Ｃ
ＰＵはその状態全救済することができる。
しかしながら、ライン３２！および３２７上の中断不能
電源は瞬時といえども中断しないようにしなければなら
ず１人カライン３／ｊの電源障害時でも第３２図示配置
によるバックアップ電池によりライン３２！；上の電源
に中断を生ずることのないようにしている。
他の電源３０３か作動している間に、ある理由により特
定の７電源３０３が異常となることがありうる。その場
合にも、本発明配電システム３０／により・電源３０３
の異常の影響は特定の関連ＣＰＵおよびメモリーに限定
でれ、自動スイッチ３１／により障害電源から代替電源
への自動切戻え？行い、関連デバイスコンドローラグ／
の作動全継続σせることができる。このように・障害に
源に接続でｎていたデバイスコンドローラグ／にはへ代
替電源から所要電力が自動的にスイッチインでれるので
、マルチプロセッサシステムの他のプロセソづモジュー
ルおよび他の信成素子とともｆ作動２継ａ　ｆることが
できる。
第３１図に示すように、各自動スイッチ３／／は２つの
ダイオード、すなわち、主電源ライン３０７ｔｆＣ対応
するダイオード３グｌおよび代替電源ライン３０９に対
応するダイオード３Ｉ１３全含む。
ダイオード３弘ｌおよび３グ３０機能は、主電源および
代替電源全隔離した状態で主電源ライン３０７と関連の
電源３０３、あるいは代替電源ライン、３０９ト関連の
電源３０３のいずれかからデバイスコンドローラグ／に
電力′ｆ！：供給することである。このように、両電源
を隔離することにより・障害電源か関連の代替電源また
は主電源の異゛７１５を招釆しないよＬうにしている。
平常作動状部においては、各ダイオードｖｃはある太き
芒の聞流が流れるようにし、各デバイスコンドローラグ
／への電力は、実際には当該デバイスコントローラ用の
主電源と代替？（を源の双方力・ら供給σれるようにし
、一方の電源が障害全土じた場合ｖｃは、ｔｍの電源か
ら全電力が供給でれるようにし１この場合、まったく電
力の」１ｊ失なく＼この転移が行われるよう形成してい
る。
ダイオード３４ｔ／および、ＢＩＪの１ｉｉｉ端には）
僅かな電圧降下があるため、ライン３０７−１６よび３
０９上の電圧はダイオード３弘／および３１７３の電圧
降下全カバーシ、デバイスコンドローラグｌＶこ正確に
ｊＶ全供給し絖けるため、５Ｖより光分高い電圧にする
必要かある０また、ライン３０Ｓはライン３０７および
３０９と並列で、実ａｉＣ％　メ％　’Ｊ−内でＣＰＵ
　ｖｃ受信これかため、ライン３０５内に平衡ダイオー
ド３３９全配置し、各ＣＰＵ　Ｋ供給でれるダイオード
３３９よ！ｌｌ後の電圧が正しく夕Ｖ七なるようにして
いる。
手動スイッチ３／３は、デバイスコンドローラグ／を取
外し、サービスするため電源から切断する必要を生じた
とき、主電源および代替電源の双方からデバイスコント
ローラ”ｒ４ＪＪ離すためのものであるＯ スイッチ３／３の荷造の詳′ａＩ″ｉ第３７図に示すと
おりである。図に示すように、スイッチＪ／Ｊは手動ス
イッチ３１１３ｚトランジスタ３１７７１　コンデンサ
３ψｇおよび抵抗３！；０　、３３２　ｆ含む。
手動スイッチｊＬｔ　ｉ閉しると、トランジスタ３り７
はターンオンでれ、この場合、デバイスコントローラＦ
／　Ｋは電力が供給きれる。
デバイスコンドローラグ／ｖｃ対する電源のターンオン
およびターンオフは、電源オン（ＰＯＮ　）回路７ざ２
ｆ／回以上トリガするような脈動音生することなく円滑
に行われるようにすることが重置である０掃滅コンデン
サ３１ｇは紙積３５コとあい寸つてスイッチ３１５′ｆ
ｔ−閉じてトランジスタ３’１７をターンオンする場合
、所要の平滑な傾斜全もって電源を立上らせる働き全す
る。
また、スイッチ３グＳを開いて、トランジスタ＃７　’
）ターンオフさせる場合、前記帰還＝＋　ンテンサＪ＃
ｆ！ｄ抵抗３夕０とあいまって電源の平滑な立下り全与
える。
本発明実施例の場合、すべてのダイオード３４／。
３ｔＩ−３および、？Ｊｑには、順方向電１に降下のき
わめて小きりショソトキーグイメードを・１重用してお
り、これにより電力消費の減少をはかつている。
前掲の工１０システムおよびテユアルポートデハイスコ
ントローラグ／の頂で述べたように、各デバイスコンド
ローラグ／は、３’　Ｖ　１４ｉ　諒かいつ規格値以下
になったか？検知するためη２ｄ＜！オン（ＰＯＮ　）
回路ＩＩＪを具える。ＰＯＮ回路ｌに！の詳細について
は第３図全参照され−たい。ＰＯＮ回ｈ”６　ｉざλは
デバイスコンドローラグ／をリセフトして、デバイスコ
ントローラのすべてのロックに外し、デバイスコントロ
ーラそれ自体全スイッチＪ／Ｊにより電源がターンオフ
されたときの既知の状態に保脣させる。また、スイッチ
３７３により電源かターン万ンされ、正しい規格値のＪ
−Ｖ電圧かデバイスコンドローラグ／に供給きれた姥、
ＰＯＮ回路／どノはデバイスコントローラ？復旧させ・
作動状態に戻す働さＴ！−する。
第５図に示す電源オン回路ｌに２の詳細については前掲
の工１０システムおよびテユアルホ゛−トデバイスコン
トローラの項？参照でれたい。
第３３図ｔｌｃおいて、各電源３０３よりの電力は垂直
母線３０Ｓを介して関連のＣＰｔＪに伝送でれる。前記
の各垂直母線３０ＳはそれぞれＳつの導’ｔ　Ｎ　ｋ　
”Ｈスる成層母線バーにより形成する。
第３３図に記号で示すように、各垂直母勝３０５は大地
電位Ｖζ接続した２つの異なる導線？有する。
１つの導線は、ＳＶ中断可能電源（ＩＰＳ　）および３
−　Ｖ中断不能電源（ＵＰＳ　）の双方に対する大地電
位全与え・別の７つの導線はメモリー電圧に対する大地
電位Ｔｈ４える。このメモリー電圧用導欅はメモリーに
流れる電流の比較的大きい変動により、ＣＰＵ　Ｉｃ供
給されるｊ　Ｖ　ＩＰＳまｆｃｈ　！　Ｖ　ＵＰＳか影
背を受けないようにするためのものである。
水平切線３０３　、３０７は・第３θ図に符号数字で示
すように主電源ライン３０７およ？ｆ代替電源ライン３
０９全含む。本発明実施例の場合、母線３０！；　。
３０７は、１つの大地電位層とにつの電圧Ｎ（第３３図
に記号Ｖｌないしｖ８で示す）と有するｔつの層による
成層母線によりこれらと形成している。
前記各電圧層はこれら全入なる電＃３０３の３ｖ中１＃
ｉ　ｇＪ能比出力接続する。ｆなわち、層Ｖｌは点３３
−１において、第３３図に示すように一番左ＩＩＩにあ
る電源３０３および関連プロセッサモジュール用のｊ　
Ｖ　ＩＰＳ電源に接続り、ＦＪＶＩＪＪ３３３　ＶＣＪ
−；ＩＡて、第３３図の中央に位置するプロセッサモジ
ュール用の、５　Ｖ　ＩＰＳ　３１イ源３０３に接続し
１１以下これに準して４妾１．にする。
水平母線ｖｃは、各テバイスＦ＋シトローラに使用可能
な共通接地層とｒつの層（Ｖｌないしｖ８）があるｌこ
め、水平母線に沿っである間隔全もｋせて］−記ｇつの
Ｉ＋５に垂直タンプＪ５３ｆ設けるＣとによ定の組のク
ソブに接続するたけで、各デバイスコンドローラグ７？
電源３０３の任意の２つに対応ごゼることか０Ｔ能とな
る。例示のため、第３３図に８いテハ、図の左イ目１ｉ
Ｖｔｃあるテバイスコントローラク／￥：タソブ■１お
よびｖ３にＰ：続しλ右側のデバイスコントローラグｌ
全タップ■２および■３に整続している。
かくして、任意のデバイスコントローラ’ｌｌ　ｔ　を
源３０３の任意の２つに等にギし、任意のｌ電源を主電
源として使用し、他の任意のｌ電＃全代暦冨源として使
用することができる。
このように、本発明配電システム１″ｉ′多くの重要な
利点を与える。
ｉ＆わち、本配電システムは、マルチプロセンサンステ
ムの残りの部分全オンラインで作動させなから）あるプ
ロセッサモジュールまたはデバイスコントローラに対す
る電源？ダウンきせることかできるため、オンライン保
守？行うことかできる。
一＃　−ｒ、　−ｉ　１−雷・５ノア子ｔ、　Ｈ−マル
キブｒ＋　Ａｔソ→（・）ステムの残りの部分音オンラ
ーｒン状態で作動ａせながら、電源ダウン腐敗素子のＡ
ンライン保守？行うためのアンダーライターラボラトリ
−（Ｕｎ−ｄｅｒｗｒｉｔｅｒ　Ｌａｂｏｒａｔｏｒｙ
　）安全要求にすべて合致する。
ざらに、各デバイスコントローラ全２つの分離電源に対
応せしめているので、電源の１つに障筈が生した場合で
も、デバイスフントローラの作動？停止きせることはな
い。また、小発明電子スイッチ配置によるときは、２つ
の電源から１つの電源に転移する賑、デバイスコントロ
ーラか甲断全生ずることなく作動を継読するような方法
で円滑に空疎え？行うことか酊１目となる０ メモリーシステム マルチプロセンサシステム３／の各プロセッサモジュー
ル３３　（第７図参照）はメモリーを含む。
このメモリーを第１図に符号数字１０７で示し、その詳
細を第３グ図に示す。
各プロセッサモジュール３３のメモリー７０７は当該モ
ジュールのＣＰＵ／（＋５およびＩ１０チャンネル１０
９の双方に関連し、ＣＰＵおよび工１０チャンネルによ
るメモリーへのアクセス用としてデュアルポート部を有
する。すなわちＣＰＵ１０Ｓ　（第１商および第３グ図
参照〕はプログラムまたはデータ参照のためメモリーに
アクセス可能であり、また工／○チャンネル１０ｑハ、
デバイスコンドローラグ／との間におけるデータ転送の
ため、ＣＰｔＪｆＩ：経由するを要せず、直接メモリー
にアクセスできるようにする。上記のメモリーに対する
デュアルアクセスは第３す図に示すとおりで、その構成
および作動については第３す図により以下に詳述するこ
とにする。
メモリーに対してデュアルアクセスを行つようにしたこ
との１つの利点は、ＧＰＵおよびチャンネルのメモリー
へのアクセスを時間的にインターリーブはせることがで
きるということである。すなわち、Ｃ１ＰＵおよびチャ
ネルの双方がまさしく同時にメモリーにアクセスしよう
とする場合以外は、ＣＰＵまたはチャネルはメモリーへ
のアクセスのため待だされる必要がない。したがって、
ＣＰＵまたはチャネルのうち一方のユニットがメモリー
にアクセスしている丁度その時間に、他のユニットがメ
モリーにアクセスしようとする場合まれに待た式れるこ
とかあることを除いて、ＣＰＵおよびチャネルの双方は
同時にそれぞれ別個の機能を遂行することができる。
また、デュアルポートアクセスはバックグラウンドＩ１
０作動を可能にする。すなわち、ＧＰＵ　１０ＳはＩ１
０データ転送の開始時および終了時においてチャネル１
０９と関連きせるだけでよく５．実際にＩ１０データが
転送はれている期間には、それ自体他の機能を遂行する
ことができる。
第３グ図に示すメモ！ｊ　−１０７はそれぞれ１６デー
ターを含む。
メ％’）−内の各ワードは上記のｔ６データビツトのほ
か、メモリーがコアメモリーの場合は７つのパリティピ
ントを有し、半導体メモリーの場合は６つの誤り訂正ピ
ントを有する。
前記パリティビットは単一ビット誤りの検出を可能にし
、２つの誤り訂正ビットは単一ビット誤りの検出および
訂正を可能にするほか、すべてのダブルビット誤りの検
出を可能にする。
物理的メモリーはこれをそれぞれ１０．２／Ｉワードよ
りなる隣接ブロック（以下ページと呼称する）に概念的
に細分する。物理的メモリー内のページには物理的記憶
場所ゼロから始まるページＯから連続的に番号を付する
。本発明実施例の場合の物理的メモリーのアドレス領域
（０ないし！≦ｒ、ｔｔｔ３）には１ｇビットの物理的
アドレス情報を必要上するが、本発明の基本的構造（ア
ーキテクチャ）においては、以下に述べるように、〃ビ
ットの物理的アドレス情報を収納し、使用するような構
成とし本発明の一実施例の場合は、物理的メモリーを物
理的に３２，７６１ワードの物理的モジュールに分割し
、ｇつのモジュールにより上記の、２ｔノ、　／１１３
ワードを与えるようにしている。
メモリーに対するアクセスはすべて、ｊつの論理アドレ
ス記憶域、すなわちユーザーデータ、システムデータ、
ユーザーコードおよびシステムコードの各記憶域の１つ
に対してなされるようにし、すべてのＣＰＵ命令は、こ
れらの物理的とは異なる論理的アドレスを排他的に取扱
うようにする。かくすれば、プログラマ−は、実際の物
理的アドレスに係る必要はなく、完全に論理的アドレス
をベースにしてプログラムを書くことができる。この場
合、論理アドレスはメモリーシステムのマツプ部により
物理的アドレスに翻訳するようにする。
任意の所定論理アドレス記憶域内におけるアドレス指定
領域は７４ビツト論理アドレス、Ｏないし乙！；　、　
！；３！；である。したがって、各論理アドレス記憶域
はそれぞれ１０２クワードよりなる≦ｔの論理ページを
含むことになる。
本発明メモリーシステムによるときは、論理的ページと
物理的ページを一致させる必要はなく、オペレーティン
グシステムまたはユーザープログラムを含む種々の論理
的ページを１接する物理的ページ内に置く必要もない。
式らに、論理的ページを物理的主メモリー内に配置する
たけでなく、ディスクのような補助メモリー内に配置す
ることもできる。
これは仮想メモＩＪ−ｆＭ構の実現を可能にする。
仮想メモリーは次の２つの利点を有する。
第１［、仮想メモリーは論理的アドレスが必要とするも
のより小芒い物理的主メモリースペースの使用を可能に
する。それは物理的補助メモリーにより物理曲玉メモリ
ーを補足するこ々ができるためである。
第２に、仮想メモリーは複数のユーザーのアドレススペ
ースに物理的メモリーを共用させることを可能にする。
かくして、各ユーザーはオペレーティングシステム、ユ
ーザー自身または他のユーザー間の物理的メモリーの割
当に関与するを要しない。
本発明メモリーシステムによるときけ、あるユーザーの
プログラムを他のユーザーのプログラムのメモリースペ
ースがら読出したり書込んだりできないよう保証すると
々により、多重プログラミング環境にあるユーザーの間
に保護を与えるようにし、ページングおよびマツピング
システムによりこれを行うようにしている。すなわち、
あるユーザーのプログラムの進行中は、当該ユーザープ
ログラム用のマツプは当該特定ユーザープログラム用の
メモリーページ（ｔｔｌまでのコードページと６ｔまで
のデータページ〕のみに指向し、当該特定プログラムは
それ自体の論理アドレススペースの範囲をこえてアドレ
スするととけできず、したがって他のユーザープログラ
ムのメモリースペースに書込んだり、それから読出した
りすることはできない。
また、フードページを変更不能とすることにより、ユー
ザープログラムそれ自体が破壊されるここのように、多
重プログラミング環境で作動するユーザープログラムに
対しては、各ユーザーマツプをメモリー内のそれ自体の
ページのみに指向きせるようにしたこと、ならびにコー
ドベージを変更不能としたことの２つのレベルの保護を
与えるようにしている。また、本発明の場合、保護限界
レジスタなしにこの保護を得るようにするが、あるいけ
既知の技術でよく使われている保護キーを用ψて保護を
与えるようにしてｐる。
／Ｊビット論理アドレスの７ｇビット物理的アドレスへ
の所要の翻訳はマツピング機構により行い、コノマツピ
ング機構の一部として、マツプ内の探索（ルックアップ
フ操作により物理的ページ番号を得るようにし、次いで
この物理的ページ番号をページ内のアドレスと組合わせ
て完全な物理的メモリーアドレスを形成するようにして
いる。
この場合、ページ番号のみが翻訳され、マツピング内で
はページ内のオフセットまたはアドレスは絶対変更され
ないようにする。
各マツプ部をｑつの論理アドレス記憶域（ユーザーデー
タ、システムデータ、ユーザーコードおよびシステムコ
ード）の７つに対応させている。
このように論理アドレスをｑつの異なる個別の記憶域に
分離させることは種々の利便を与える。
すなわち、この分離はプログラムをデータから隔離して
プログラムが給体ｉ更されないようにすることを保証し
ているほか、システムプログラムおよびデータをユーザ
ープログラムおよびデータから隔ｌｌしてオペレーティ
ングシステムをユーザーエラーから保護している。
ｔつのマツプ部は以下のとおりである。
マツプ０−−−−−ユーザーデータマツプ、種々のユー
ザーデータ記憶域に対するすべてのアドレスはこのユー
ザーデータマツプを介して翻訳される。
マツプ／−−−−−システムテータマツプ、システムデ
ータマツプはユーザーデータマツプと同じであるが、そ
のほかＩ１０チャネル、プロセッサ間母線ハンドリング
マイクロプログラム、または割込ハンドリングマイクロ
プログラムのいずれかによるメモリー参照のすべてがこ
のマツプを規制する。
システムデータマツプｕ　／Ｊビットアドレスワードを
介してのみすべての物理的メモリーに対するチャネルア
クセスを与える。
マツプ２−−−−−ユーザーフードマツプ、このマツプ
は使用中ユーザープログラムを定義し、すべてのユーザ
ー命令および固定データはこのユーザーフードマツプを
介して得られる。
マツプＪ−−−−−システムフードマツプ、このマツプ
はオペレーティングシステムプログラムヲ定義する０す
べてのオペレーティングシステム命令および固定データ
はこのシステムフードマツプを介して得られる。
各マツプ部は、各論理アドレス記憶域内の乙ヶのページ
に対応する６ｑのエントリーを有し、各エントリーは次
の情報を含む。すなわち、（１）物理的ページ番号欄（
Ｏないし２５３の値を有する）０ （２）マツプエントリー用の奇数パリティビット　マツ
プエントリーに書込みが行われる都度、マツプ論理部に
よりパリティビットが生成される。
（３）基準ヒストリー欄　基準ヒストリー欄に基準ビッ
トを含み、当該マツプエントリーに対応するページを使
用するごとに基準ビットの高位ビットを７１１にセット
する。
（４）ダーティビット　ダーテイビツトハ対応するメモ
リーページに書込みアクセスがなされたとき′／′にセ
ットされる。
基準ビットおよびダーティビットはオーバーレイのため
のページの選択を支援するため、オペレーティングシス
テムの記憶管理者機能により使用される。またダーティ
ビットは補助メモリーに対する不必要なデータページの
交換を避ける方法を与える。
、（５）アブセントビット　アブセントビットは、ペー
ジが主メモリーにないことを報知（フラッグ］するため
、始めにオペ１／−ティングシステムによりＩＩＩにセ
ットはれる。アブセントビットが１７１にセットされた
ページにアクセスが行ジ障害割込みハンドラーへの割込
みが起り、オペレーティングシステム仮想メモリー管理
券能全作動させる。またアブセントビットは保護機構と
しても使用され、コードまたはデータ用の論理アドレス
記憶域の範囲全こえたプログラムにより誤ったアクセス
が行われること全防止する。
オペレーティングシステムはマツプに関連して３つの命
令を使用する。これらの命令はＳＭＡＰ　。
ＲＭＡＰおよびＡＭＡＰである。
ＳＭＡＰ（センドマツプエントリー）　命令ｉｄ、マツ
プエントリーにデータを挿入させるためのもので、オペ
レーティングシステムの記憶管理者機能により使用され
る。この命令には、マツプエントリーアドレスを挿入す
べきデータの２つのパラメータを必要とする。
ＲＭＡＰ　（リードマツプエントリー）命令はマツプエ
ントリー全読取るための命令で、オペレーティングシス
テムの記憶管理者機能により使用される。この命令には
１つのパラメータ、すなわちマンブエントリーアドレス
を必要とし、命令により戻された結果がマツプエントリ
ーの内容となる。
ＡＭＡＰ　（エージマツプエントリー）命令は、マツプ
エントリーの基準ヒストリー欄を１位置だけ右にシフト
させるための命令である。この命令はオーバーレイ用の
ページの選択にあたっての一助としての基準ヒストリー
情報を保持するため、オペレーティングシステムの記憶
管理者機能により使用芒れる。
アブセントビットにより与えられるページ障害割込みは
、現在主メモリー内にないページに対して照会が行われ
たとき、あるいけ、プログラムまたはそのデータの論理
アドレススペースの部分以外のページに対して照会が行
われたときに起り、ページ障害が検出された際、メベレ
ーテイングシステムページ障害割込みハンドラーに対し
て割込みが起る。
ページ障害割込シーケンスは次の事象（イベント）を含
む。すなわち、 １　物理的メモリーにないページに対してアドレス照会
がな式れる（アブセントビット＝’／’ｌ。
２　ページ障害割込みが起る０割込）・ンドラーマイク
ロコードはオペレーティングシステムにより既知のメモ
リー記憶場所にマツプ番号および論理ページ番号を表示
する割込みパラメータを置く。次・に、メモリーの割込
スタックマーカー内に現在の環境を保存する。
３　ページ障害割込み／・ンドラーは次のことを実行す
る。すなわち、プログラムの論理アドレススペースのネ
ユ囲をこえた照会によりページ障害が生じた場合には、
誤り状態でプログラムを終了きせる。これに反して、論
理的ページが物理的主メモリー内になく、補助メモリー
内にあることによりページ障害が生じた場合にけ、オペ
レーティングシステムプロセスは欠如していたページを
補助メモリー（通常はディスク）から主メモリー内の使
用可能なページに読出し、その物理的ページ情報とゼロ
アブセントビットをマツプエントリーに挿入する。この
記憶ｖ理機能が完了すると、ページ障害を起した環境は
復旧される。
４　前にページ障害を生じた命令を再び実行する。
この場合ニハ、論理ページのマツプエントリー内の７７
セントビツトは１０′にセットきれてＶ’　７１　ノで
、ページ障害は起らず、ページアドレスは補助メモリー
から読出されたばかりの物理的ページに翻訳し、命令は
終了する。
前述のようにＩ１０チャネルはそれ自体のボート部を介
してメモリーにアクセスする。
Ｉ１０チャネルによるメモリーとの間のデータの転送は
システムデータマツプを介して行う。すなわち、Ｉ１０
チャネルにより与えられる７７ビツト論理アドレスはシ
ステムデータマツプにより７ｇビットの物理的アドレス
に翻訳する。
かくすれば、マツピング機構は、そのアドレスカウンタ
が通常許容するよりも多い物理的メモリーのワードに対
するＩ１０アクセスを可能にする。
本発明実施例においては、マツプを通すことにより／Ｊ
ビットの論理アドレスで物理的メモリークセスすること
かできる。この場合、余分のアドレス情報（物理的ペー
ジ情報ンはマツプ内に冊き、各Ｉ１０　ｉｆ送が始まる
前にオペレーティングシステムにより供給はれるように
する。
また、後述の説明により明らかなように、本発明による
ときは、Ｊビットの物理的アドレスに容易に拡張するこ
とができる。
第３り図はプロセッサモジュール３３のメモリー１０７
の詳細図を示すほか、メモリー１０７と当該プロセッサ
モジュールのＣＰＵ　１０．ｔおよびＩ１０チャネル１
０９との間の接続の状虻を示す。
第３ψ図に示すようにメモリーシステム１０７　ｆＣＰ
Ｕ　／（ＨおよびＸ１０ｆヤ＊ル１０９用（ｒ）メ％ｌ
）　−／（７７ｖｃ　Ｍするアクセスボート部を具え、
工１０チャネル１０９をＣＰＵ　ｉｏｓを介してメモリ
ーにアクセスさせる必要性を除去している。
マタ、メモリー１０７は物理的メモリーモジュール１Ｉ
０３に対するアクセスの開始と終了の心機を行うためマ
ツプメモリー制御論即部ゲＯ／を含む。
データを供給し、かつメモリーから読出したデータを保
持するためのレジスタを右するデータ径路＠ψＯＳを具
える。第３グ図に記号で表示した上記レジスタの詳細に
ついては後述する。
ハラニ、メモリー１０７けマツプ８１（’１０７　ｆｔ
　含ｔ、。
前記マツプ部Ｉ／、０７　ＨＣＰＵ　ｉ−よびチャネル
の双方よりの論理アドレスレジスタとマツプ記憶部ｖ０
９を含み、前記マツプ記憶部からｑ７／Ｊ３！ｌ！的ペ
ージ番号を得るようにしている０ マツプ部’１０７はプロセッサメモリーアト“レス（Ｐ
ＭＡ　）レジスタ’ｌ／／およびチャネルメモ１ノーア
ドレス（ＯＭＡ）レジスタ／２ｑを含み、これらλつの
レジスタをアドレスセレクタ（ＡＳＥＬＩ　Ｉｔ’ｓに
接続する。
アドレスセレクタｔ１．ｌＳは論理ページアドレス母線
弘７７を介してマツプＩ１．Ｏｑに接続するほか、ペー
ジオフセット母線４Ｚ／９を介Ｌ　’ｔＴｉｆｆ接ｊ　
％　’）　−に接続する。
母ｍ、／７およびグ１９の近傍に数字ｌｒおよびｌθで
示すように、論理ページアドレスｆｆ１Ｔｈ４’／７は
物理的ページ番号への翻訳のためマツプ部０９に対して
ｇつの高位ビットを伝送し、ページオフセット母線ｔｌ
ｉｑ　ｈアドレスセレクタＩｌｌ！；よりのＩｇのペー
ジアドレスのうちＩＯの低位ビットをメモリーモジュ−
）ｖ　ｔ１０３　Ｖｃ伝送する〇 出力母線ａ２／はモジュール１７０３　Ｋ物理的ページ
アドレスを供給する○この出力母線ＩＩ２／は物理的ペ
ージのアドレス用として翻訳きれたｇつの高位ビットを
含む。
データ径路部ｌ１ｏｓば５つのレジスタ、すなわち、プ
ロセッサメモリーデータ（ＰＭＤ）レジスタ１．２３、
チャネルメモリーデータ（（ＪＤ）レジスタフ、２５、
次命令（ＮＩ）レジスタ１１３／　、メモリーデータ（
ＭＤ）レジスタ≠３３およびチャネルデータ（ＣＤ）レ
ジスタ１．２５を含む。
ＰＭＤレジスタおよびＣＭＤレジスタの出力はこれらを
デークセレフ７７１１．２７に供給する。このテータセ
レククはモジュール≠０３内のメモリーに書込ｔｒべき
データを供給するための出力母線ｔ１２９を有する。
メモリーモジュールＩｆ−０３の１つから読出式れたデ
ータは母Ｍ　４’３７を介して３つのデータレジスタＮ
Ｉ　、　ＭＤおよびＣＤの７つに読取られるようにする
Ｏ Ｂ　３＆　図Ｅ　示すように、マツプメモリー制御論理
＠ψ０／ｎ母線≠３９を介して各メモリーモジュールｌ
ＩＯ，ｇとも接続する。母線１Ｉ３９け読取りまたは書
込み動作を開始きせるコマンドライン、メモリーモジュ
ールよりの終了信号、ならびに誤り表示信号または誤り
フラッグ信号を含む０ 第３Ｓ図において、マツプ部ｕ０７はマツプｔＯｑのほ
か、マツプページレジスタｔＩＩｌ１１マツプ出力ラッ
チ回路４１Ｊ　、マツプメモリーデータ（ＭＭＤ　）レ
ジスタｔｔｒｔｓ　、マツプデータセレクタ畔７、マツ
ブノぐリテイ発生Ｗ　＜１９．マツプパリティ検出器φ
５１１基準ビット論理部６３およびダーティビット論理
部Ｉｔ！；、５’を含む。
第３５図・にけ、氾御信号ライングｊ７を介してマツプ
メモリー制御論理部ａｉｌ）ｔをマツプ部４１０７と関
連マツプメモリー制復１論理部ｌＩＯ／はレジスタのロ
ーディングおよびセレクタによるレジス々の選択を制御
し、マツプ欠如およびパリティ誤り出力との関連でメモ
リーモジュール１１．０３の作動の開始を制御し、式ら
に、第３趨よ記号で示したページ障害割込信号およびマ
ンプバリテイ誤り割込信号のような割込信号をＣＰＵ　
１０ｓに供給する。これらの詳細については後述する。
本発明実施例の場合、第３グ図および第３３図に示すメ
モリーシステムにおいては、ざビットの物理的ページア
ドレス欄と／θビットのページオフセントを使用し、こ
れらを組合せて合計７ｇピントを与えるようにしている
。前述のように、＋３’７図および第３５図に示す母線
上の括弧を付してなＶ＝数字ざ。
１０　、　／２　、　／３　、　／Ｆおよび／ざは７ｇ
ピントの本発明実施例に関するものであるが、メモリー
システムはこれをｌθピントの物理的ページアドレスを
もったノθビットの実施例に容易に拡張することができ
、これを第３５図の同−母線上に括弧を付した数字（／
θ〕。
（／２）　、　（／グ）　、　（ｔｓ）　ｒ　［／ｘ）
および（〃）で表示しである。
第３乙図はｔつの異なる個別アドレス記ｆｗ域１ｔ−ｓ
ｑ　。
ｑ乙／　、　１１６３およびＩＩ乙５に分割した論理メ
モリーの構成を示す。これらｔつの論理アドレス記憶域
はユーザーデータ記憶域ｔｔ、ｓｑ　、システムデータ
記憶域４（乙／、ユーザーコード記憶域を乙３およびシ
ステムフード記憶域ｔＩｔｓである。
また、第３に図は論理アドレス記憶域に対応するグつの
マツプ部を示す。
このように、ユーザーデータマツプ部ｌＩ乙７は論理ユ
ーザーデータアドレス記憶域ｔｌｓｑに対応し、システ
ムコードマツプ部ｉ９け論理システムデータアドレス記
憶ｉ　４＃／に対応し、ユーザーフードマツプ部ｔＩ７
／け論理ユーザーコードアドレス記憶域１７４Ｊ　［対
応し、また、システムコードマツプ部ｌｌ７３は論理シ
ステムフードアドレス記憶７＜ｚ訂に対応する。
また、第３６□□□に示すように、各マツプ部は乙ゲの
論理ページエントリー（ページＯないしページ記）を有
し、各マンプエント、リーは図に拡大図で示すような１
６のビットを有する。
第３６図示マツプエントリーに関連して記号で表示した
ように、各マツプエントリーけｌθビットの物理的ペー
ジ番号欄、単一パリティビン）Ｐ、Ｊつの基準ピッ）Ｒ
，Ｓ、Ｔを含む基準ヒストリー欄、単一ダーティビット
および単一アブセントビットＡを含む。
ｌθの高位ビットにより与えられる物理的ページ番号＠
は、プログラムにより要求きれた論理ページに対応する
物理的ページ番号を与える。
パリティビン）Ｐは常に奇数パリティとして生成きれ、
マツプエントリー内容にデータ完全チェックを与える。
基準ヒストリー欄ビットＲ，ＳおよびＴは、もつとも新
しい時期にオーバーレイ用として使用したページを選択
するための基準ヒストリー情報を保持するためオペレー
ティングシステムの記ｔ７ｊｔ　を理者機能により使用
される。
Ｒビットは当該論理ページに対する読取りまたは書込み
操作が行われる都度、′ｌ′にセットキれる。
ＳビットおよびＴビットはＡＭＡｉ）　（エージマツプ
エントリー〕命令により操作式ネる記憶ビットである。
ダーティピッ）Ｄは当該論理ページへの書込みアクセス
によりＩＴ　７１にセットされ、データページが補助メ
モリーから最後に読出はれて以来変更きれたかどうかを
決定するため、オペレーティングシステムにより使用式
れる。
アブセントビット八はオペレーティングシステムにより
ｌ　７１にセットサれ、主メモリー内にはなく補助メモ
リー内にある論理ページを報知するか、あるいは当該ユ
ーザーの論理アドレス記憶域の範囲外のページを報知す
るためオペレーティングシステムにより使用される。
第３６図に示すマツプエン）　ＩＪ−用の２つの高位ビ
ットは図示の実施例においては使用しておらず、〃ビッ
トの完全な物理的アドレス指定を使用する場合にこｎら
２つの高位ビットを使用する。
前述のように、オペレーティングシステムはマツプに関
し３つの命令、すｈわも−ｓＭＡｐ、ＲＭＡｐ勅よびＡ
ＭＡＰ命令を使用する。
ＳＭＡＰ命令は、第３図に示すように、マツプエントリ
ー内にデータを挿入するため、オペレーティングシステ
ムの記憶管理者機能により使用される。
上記のＳＭＡＰ命令は、ＯｐＵ　１０．５′内のマイク
ロプログラム／／！；　（第ｔ２Ｑ）により行われる。
マイクロッ“ログラム／／３はマツプメモリー制御論理
部ｔＩｏｔ　（第３グ図参照）とともに作動して、まず
最初に（７７４／　命令パラメータときもＶＣ）マツプ
ｑＯ９内の記憶場所を選択し、次いで第２命令パラメー
タすなわち、新しいマップエントリーデータ全当該記憶
場所に挿入する。
第３５因において、作動シーケンスの最初のステップで
は、マイクロプログラム／／！；ｔｌｃよりプロセッサ
メモリーデータ（ＰＭＤ　）レジスタｔ、２３内ニ醍［
シいマツプエントリーデータがロードされる。
シーケンスの次のステップにおいては、マツプ選択用の
２つの高位ビットを含むマツプアドレスがプロセッサメ
モリーアドレス（Ｐ＋、（Ａ）レジスタＩＩＩ／にロー
ドブ１する、 この時点においては、マツプエントリーアドレスと挿入
すべきデータを含む２つの命令パラメータは、それぞれ
関連のレジスタＩＩＩ／およびψ２３内にロードされて
いる。
次にＣＰＵ　１０！；内のマイクロプログラム／／３は
、マツプメモリー制御論理部１ｌｏｉのマツプ書込操作
シーケンスを開始σせる。この場合、マツプ書込操作シ
ーケンスは任意の先行する記憶操作が終了した後に開始
されるようにする。
作動シーケンスにおける上述の各ステップはすべてマイ
クロプログラム（ファームウェア）により行う。
ＳＭＡＰ命令の残りの操作はマツプメモリー制御論理部
の制御部のもとに行うようにする。したがって残りの操
作はすべてハードウェアＶこより自動的に行われること
Ｋなる。
マツプ書込み操作シーケンスにおいて、マツプアドレス
はＰＭＡレジスタからアドレスセレクタｔｌＳを介し、
母紡４１４／７を経由し−Ｃマップグｏｑに供給される
。この操作においては、につの高位ビット（マツプ選択
およびマツプアドレス）のミカ使用される。
２つの高位ビットはマツプの選択−一一すなわち、ユー
ザーデータか、システムデータか、ユーザーコードか、
またはシステムコードかを規定する。
アドレスセレクタ（ＡＳＥＬ）　ｌ１ｌｓよりの詰１理
アドレス母線の１０の低缶ビット（これらのビットはメ
モリー読出しまたは書込みアクセスのためのページ内の
オフセントである〕はこの操作においては使用きれない
。
上述のようにマツプにアドレス指定が行われている場合
には、マップデータセレクタグ１７を介してＰＭＤレジ
スタｌ１２．３からマツプパリティ発生器およびマツプ
≠０９に新しいマンプデータが伝送式れる。マツプパリ
ティ発生器は新しいマンプデータ上の奇数パリティを計
算し、このパリティビットをマツプに供給する。
この時点において、マツプメモリー制御論理部１１０／
けマツプ書込みストローブ信号を発生し、第３Ｓ図に符
号数字’Ｉ！；７で示すラインの７つを介してこれをマ
ツプＩＩｏｑに供給し、かくして母線り１７上の論理ペ
ージアドレスにより選択された特定マツプエン）　ＩＪ
−において、選択マツプ部に新しいデータとパリティを
書込ませ、かくしてＳＭＡＰ命令シーケンスを終了する
。
てのＳＭＡＰ命令の終了時には、適正なマツプ部が選択
され、当該マツプ部について特定の論理的ページエント
リーが選択きれ、データおよび計算きれた奇数パリティ
がマツプに供給はれ、そのデータはマツプ書込みストロ
ーブ信号により所望のマツプエントリーに書込まれてい
ることになる。
セントマツプ（ＳＭＡＰ）命令は、必要に応じてｑつの
各マツプ部内の各論理ページエントリーを始動式せるた
めオペレーテ・ｒングシステムによって使用きれる命令
である。
したがって、ＳＭＡＰ命令の１つの用途は補助メモリー
からのページの又換がなされた後、論理的ページ番号を
物理的ページ番号に翻訳するため、論理ページに対して
物理的ページアドレスを挿入す入とシー７”Ａ　７＋− またＳＭＡＰ命令の他の用途は、補助メモリーにスワッ
プアウトきれた論理ページ用のアブセントヒツトをオン
にセットすることである。
リードマツプ（ＲＭＡＰ）　命令１’；ｊ　、マップエ
ントリーノ内容を調べるため、オペレーティングシステ
ムの記憶管理者機能により使用式れる。
このＲＭＡＰ命令においては、ＣＰＵ１Ｏ５内のマイク
ロプログラム／１５けマツプメモリー制御論理部りＯ／
とともに作動して命令バラ゛メータとともにマツプＩＩ
ｏｑ内の記憶場所を選択し、当該マツプエントリーの内
容の結果としてレジスタスタンク／１．２（第７２図参
照〕に復帰させる。
第３Ｓ図において、リードマツプ＋ＲＭＡＰＪ　ｔｉ　
令ノ作動時には、マイクロプログラムｌ１５ハマツプ選
択用の２つの高位ピントを含むマツプアドレスをＰＭＡ
レジスタ’ＩＩ／ｖｃロードした後、マツプメモリー制
御論理部１１０／のマツプ読取り操作シーケンスを開始
させる。
この場合、このシーケンスはハードウェファにより実行
される。また、このシーケンスにおいて、マツプアドレ
スはＰＭＡレジスタψ／ｌからアドレスセレクタ弘ｌＳ
を介してマツプｑＯ９に伝送される。
その作動に２いても、マツプ選択勺よびページアドレス
ビットのみが使用される。
選択きれたマツプエントリーの内容はマツプｔＯ９から
マツプパリティ検出器ゲ３１　（第３５□□□参照〕お
よびマツプ出力ランチ回路ｔＩＩＩ３に伝送きれる。
マツプバリテイ検出器≠Ｓｌにマツプエントリーよりの
パリティビットをデータに関して計算はれた奇数パリテ
ィと比較する。
かくして、パリティが正しくない場合には、マツプアド
レスはマツプページレジスタＩ＠ｔｌ／にロード式れ、
マンプバリテイ誤り信号によす、ＣＰＵ１０３；　Ｖｃ
対してパリティ誤り割込みを発生はせる誤り７ラソグ（
標識）をセットする。
これに反して、パリティが正しい場合には、マツプ出力
ランチ回路弘グ３からマツプメモリーデータ（ＭＭＤ）
レジスフ弘ｌ／、Ｓにマツプエントリーデータがロード
される。
最後に、ＲＭ八へ命令マイクロプログラムはマツプメモ
リーデータ（ＭＭＤ）レジスタスタックのブータラ命令
の結果としてレジスタスタックｔｔ２　（第１２図参照
〕に戻す。
かくしてリードマツプＦＲＭＡＰ’）命令の終りには、
適正なマツプ部が選択され、当該マツプ部の特定論理ペ
ージエントリーが選択され、１だ当該マツプエン）　Ｉ
Ｊ−の内容がマツプから読出され、命令の結果としてＣ
ＰＵのレジスタスタックに戻されることになる。
ＲＭＡＰ命令の用途としては次のものがある。
すなわち、リードマツプ（ＲＭＡＰ　）命令の主要な機
能は、オペレーティングシステムにマツプエントリー（
第３乙図示マツプエントリーフォーマット参照）の基準
ヒストリー欄およびダーティビットを調べ式せ、オーバ
ーレイ用のページを決定することである（後述の作動説
明を参照のこと〕。
また、リードマツプ（ＲＭＡＰＪ　命令は、マツプ記憶
が正しく機能しているかどうかを決定するだめの診断用
としても使用きれる。
エージマツプＣＡＭＡＰ）命令は有用な基準エントリー
情報をマツプ内に保持するため、オペレーティングシス
テムの記憶管理者機能により使用される。この基準ヒス
トリー情報は、当該マツプ部における各ページ障害側込
みの発生後標準的に′古くなった′マツプ部内のマツプ
エン）リー（第３を図示マツプエントリーフォーマット
のＲ，ＳおよびＴビット）によりマツプ内に保持される
。
このＡＭＡＰ命令はエージされるべきマツプ記憶場所を
規定するマツプアドレスの単一パラメータを有する。
エージマツプＣＡＭＡＰ）命令の作動時において、（３
ＰＵ　１０！ｉ　内のマイクロプログラム／／！ｉ　Ｉ
ｄ　ｔｉ　令マツプアドレスパラメータとともにマツプ
記憶場所を選択し、ＲＭＡＰ命令の場合と同様にマツプ
アドレスパラメータをＰＭ八へジスタにロードする。
この時点においてマツプメモリー制御論理部１１０／の
マツプ読取り作動シーケンスが始動する。
このシーケンスは前述のＲＭＡＰ命令の場合と同じよう
に進行する。
マイクロプログラム／／！；　（ＨＥ　ｌ）　＃Ｉｌは
ＭＭｒ）レジスタ’Ｉ’ｌ！；　（第３．５シリからマ
ツプエントリーの内容を読取って、基準ヒストＩＪ−欄
ｌ（第３６図のＲ，Ｓオ、Ｊ：ヒＴ　ヒツト、ｌθ、　
／／および／２）を抽出し、この欄を右に１位置だけシ
フトさせて再挿入し、新しいマツプエントリーデータを
形成せしめる。かくして、０がＲビットに入り、Ｒビッ
トＨＳビットＱζシフトされ、ＳビットはＴビットにシ
フトされて、古いＴビットはなくなることになる。
ここで、マイクロプログラムｌ／ｓけ変更されたマツプ
エントリーを有することになり、この新しいデータｔ−
ＰＭＤレジスタ弘２３（第ｎＢ）にロードし、ＳＭＡＰ
シーケンスの場合と同８に選択きれたマツプエントリー
に新しいマツプエントリーデータを書込み、かくしてＡ
ＭＡＰ命令を終了する。
かくして、エージマツプ（ＡＭＡＰＪ命令の結果、マツ
プエントリーがマツプから読取られ、その基準ヒストリ
ー欄はシフトきれ、またかくして変更はれたエンｈ’Ｊ
−は選択式れたマツプ記憶場所に再挿入式れることにな
る。
前述のＪ：らＷ−Ｄ、１のｔ’ｋ　ｔ＆　６１１ヘ−ｙ
：　ｒｙ　叫ユフＨ意のメモリーレファレンス（参照）
によりＲビットは／にセットされる。したがって、この
ビットが／の場合は、最後のセットマツプ［ＳＭＡＰ）
作動命令またはエージマツプ（ＡＭＡＰ）作動命令以来
このページが使用されていることを示すことになる。
エージマツプ（ＡＭＡｐ　）命令に関連して行われるこ
のＲビットのセツティングは、マツプの基準ヒストリー
欄内の情報の使用頻度を維持する手段を与える。
所定マツプ内のすべてのマツプエントリーの基準ヒス）
　ＩＪ−欄は、通常ページ障害割込み後にエージ芒れる
（古くなる〕。したがって、マツプエン）　ＩＪ−内の
３ビツトの基準欄の値は、前の３つのページ障害割込み
以来のアクセス頻度を表わすことになる。
例えば、２進値７（３つの全基準ビットが／にセット〕
は進行中のページ障害割込み間の各インターバルｖｃお
けるアクセスをｎくず。
また、基準ヒストリー欄内の２進値グ（Ｒビットがｌに
、ＳビットおよびＴビットが０にセラトンは、最後のペ
ージ障害割込み以来のインターバルにおけるアクセスを
示し、最も新しいページ障害割込みより以前のインター
バルにはアクセスかないことを示す。
最後の例として、３ビツト基準欄内の２進値０け、当該
論理ページが最後の３つのページ障害割込み以来の３つ
のインターバルのいずれにおいてもアクセスされなかっ
たことを示す。
このように、３ビツト基準ヒストリー欄により表わされ
るλ進数が大きくなるにしたがって、当該ページへの最
近のアクセス頻度が高いことになる。
この基準ヒストリー情報は、オーバーレイ用のページを
選択する必要があるとき、最近においてほとんど使用き
れてｌ／″Ｉなかったページを識別しつるよう維持きれ
る。最近において成長にアクセスされなかったページは
、その傾向を続ける可能性が強く、１だ、したがってこ
のようなページはＡ−バーレイきれた後、メモリーに戻
す（スワンプバンクする〕必要はないものと考えられる
。
この使用頻度経歴（ヒス）’Ｊ−）ｉ、オーバーレイ用
として成長に使用されたことのないページを選択して補
助メモリーとの間のページ交換を最少とし、効率的な仮
想メモリーシステムを実現式せるため、オペレーティン
グシステムの記憶管理者機能により使用される。
前述のように、メモリーはＣＰＵ　１　ｆｔは工１０シ
ステムによりアクセス可能とする。
以下、ＣＰＵメモリーアクセスシーケンス中におけるメ
モリーシステムおよびマツプの作動につき説明する。ア
クセスシーケンスは、例えばメモリーよりの命令の読取
り、デー々の読取りまたはデータの書込みのような種々
のＣＰＵメモリーアクセスに対して同様である。
ＣＰＵメモリーアクセスシーケンスは、ｃＰＵマイクロ
プログラム／／Ｓまたｌｄ　ＣＰＵ命令取出し論理部の
いずれかにより始動きれるようにする。いずれノ場合に
も、ＣＰＵ　１０Ｓは７ｇビットの論理アドレスをＤＭ
Ａレジスタψ／／にロードし１マツプメモリ一制御論理
部ＩｌＯ／のデータ読取り、データ車状み寸たは命令読
取り作動シーケンスを開始させる。
７ｇピントの論理アドレスは２つの高位の論理アドレス
スペース選択ビットと当該論理アドレススペース内の記
憶場所を規定するｌｄの低位ピントとにより構成する。
２つの選択ビットはＣＰＵマイクロプログラム１１５に
より規定することもでき、命令（Ｉ）および環境（Ｅ）
レジスタの障害Ｇでもとづき、ＣＰＵ内において自動的
に生収ざゼることもできる０また、７ｇビットの論理ア
ドレスは、２つの高位の論理アドレス選択ビット以外に
、選択きれたマソフ内の論理ページを規定する６つのビ
ットと、選択されたマツプにおけるページ内のオフセン
トを規定する／θの低位ピントとを含む。
マツプメモリー制御論理部ＩｌＯ／のデータ読取り、デ
ータ書込みまたは命令読取り作動シーケンスにおいては
、先行するマツプまたはメモリー動作が終了した後、Ｐ
ＭＡレジスタゲ／／　（第３ｓ図１）内の７ｇビットア
ドレスがアドレスセレクタｕ／３を介して母線１ｌ１７
および４１！／９　（第３グ図および第３Ｓ図参照）に
伝送される。
母線ｔｔｔｑ　ｈアドレスのページＡフセット部分を伝
送する。このアドレスページ」７セツト部分は母線ａｉ
ｑを介して物理的メモリーモジュールｕ０３（第３１図
〕に直接伝送されるようにする０母ｉ　ｇ／７は論理ペ
ージアドレス部分（これは物理的ページアドレスに翻訳
する必要がある〕をマップグ０９に伝送する。
論理ページアドレスにより選択きれたマツプエントリー
はマツプＩＩｏｑよりマツプメモリー制御論理部（％　
Ｐｉ図）、マンプバリテ・ｆ検出器弘５１（第ｎ９）お
よびマツプ出力ランチ回路ψグ３に読出される。
アブセントピントがｌの場合番ま、論理ページアドレス
はマツプベージレジスタＩ／ゲｌにロードはれて、ペー
ジ障害割込信号をＣＰＵ　ｌｏｓに伝送し、マツプメモ
リー制御論理部ＩＩＯ／はメモリーアクセスシーケンス
を終了する。
同様に、パリティ検出器グＳｔがマツプエントリー内の
正しくないパリティを検出した場合は、マツプページレ
ジスタｌＩゲｌに論理ページアドレスがロードされて、
Ｃ１ＰＵにマンプバリティ誤り信号が伝送きれ、メモリ
ーアクセスシーケンスを終了する。
これに反して、誤りがない場合には、物理的アドレスが
マツプ出力ラッチ回路ｔ１１１３および母線ｌ／、２／
を介して物理的メモリーモジュール１７０３　ｖｃ伝送
されて、マツプメモリー制御論理部’１０／から母線Ｉ
／−３９を介して選択されたメモリーモジュールｌ１０
３に読取りまたは書込み操作を行わせるための命令を送
出する。
Ｃ１ＰＵ書込み操作においては、書込むべきデータをＰ
ＭＤレジスク値３からデータセレク々ｌＩ２７を介して
母線１１２９　ｖｃよりメモリーモジュールに伝送する
ようにする。
メモリーモジュールが読取りまたは書込み動作を実行し
ている間に、マツプメモリー制御論理部りＯ７はマツプ
エントリーデータを変更し、再書込みさせる。
マツプエントリーデータはパリティビットＰまたは基準
ピッ）Ｒなしに、マツプ出力ラッチ回路グ／Ｉ３からダ
ーティピット論理部リタｊ（第３５図〕およびマツプデ
ータセレクタｔｌＩ７に伝送するようにする。
この操作において、マツプエントリーの物理的ページ欄
（第３６図の右側下方部に拡大図で示す）。
基準欄のＳビットおよびＴビット、ならびにアブセント
ビットは常に変更きれることす＜、再書込みきれる。
ＣＰＵデータ書込み動作が行われている場合にはマツプ
データセレクタに供紹式れるダーティビットＤは、ダー
ティビット論理部ｔｌｓｓにより／ｖｃセットされる０
はもないと、ダーティビットは変更きれない。
基準ビット論理部弘５３によりマツブデ・−タセレクタ
に供給される基準ビットｌｌｊ読取りまたは書込み操作
のいずれかにおいてｌにセットされるようにする。
前述のように、物理的ページ欄ならびにＳ、ＴおよびＡ
ビットは変更されない。
データ全パリティ発生器ｔｌｔ１．９およびマツプＩ１
．０９に供給し、前記パリティ発生器４１９　（第３ｓ
図参照）により新しいデータから奇数パリティピッｌ−
Ｐを生ぜしめる。
次いで、マツプメモリー制御論理部ケ０／よりのマツプ
書込みストローブ信号は、論理ページアドレス母Ｍ　Ｉ
Ｉ／７により選択されたマツプエントリー内に新しいデ
ータとパリティの書込み全行わせる。
かくして論理ページはマツプエントリー全弁シて翻訳さ
れ、更新されたパリティビット、基準ビットおよびダー
ティビットで再書込みが行われたことになる。
物理的メモリーモジュールｔ１０３がその読取りまたは
書込み操作を終了したときは、モジュール’１０３から
母線ｌ１３ワ（第３グ図参照）′？ｒ：介してマツプメ
モリー制御論理部弘０／に終了信号を送出する。
読取り操作においては、メモリーモジュール’１０３は
母線ｔ３７（第３を図）に記憶データ全ゲートさせる。
データ読取り作動シーケンスにおいては、デ−タＣＰＵ
１０ｓによる使用のためＭＤレジスタ１７３３　（第μ
図）内にロードされるようにする。
命令読出し作動シーケンスにおいては、ＧＰＵ１０！；
による後続の実行のため、データはＮＩレジスタｔ１３
／（第３グ図）内にロードされるようにする。
データ読取り、データ書込みおよび命令読出しについて
のＣＰＵメモリーアクセスは上述のようにして終了する
。
データ読取りまたはデータ書込みのためのＩ１０チャネ
ルによるメモリーへのアクセスは、次の点を除けば、前
述のＣＰＵメモリーアクセスの場合と同様である。
論理アドレスを与えるため、チャネルメモリーアドレス
（ＧＭＡ）レジスタ１２９（第３グ図）全使用する。こ
のレジスタは常時システムデータマツプ宛９（第３５図
参照）？規定する。
また、書込み作動においてメモリーにデータ全供給する
ため、チャネルメモリーデータ（Ｃ；ＭＤ）レジスタ弘
２３　（第３グ図）１に使用し、読出し作動においてメ
モリーからデータ全受信するため、チャネルデータ（Ｃ
ＤＩレジスタ／２Ｊｔ（第３グ図）を使用する。
Ｉ１０チャネル１０９のメモリーアクセスの場合、アク
セスは常にメモリーよりのデータ読出しアクセスまたは
メモリーへのデータ書込みアクセスで、ＣＰＵアクセス
の場合のような命令読取９アクセスはない。
さらに、メモリーへのＬ１０チャネルアクセスの場合は
、マツプパリティおよびオフセット状態が生じた場合、
工１０チャネル１０９に対してマツブノぐリテイおよび
アブセント状態が伝送される。
前にある程度触れたように、メモリーモジュール’１０
３用としては、半導体メモリーまたはコアメモリーのい
ずれ？も使用することができる。
メモリーがコアメモリーの場合は、ノぐり戸イ誤り検出
システムにより誤り検出を行う。コア〆モリーモジュー
・ル用の誤り検出システムはすべての単一ビット誤り全
検出するのに適し、これには既知のパリティ誤り発生お
よび検出技術を使用することができるので、ここではコ
アメモリーの詳細については説明全省略することにする
。
半導体メモリーの場合の障害の起りうる確率は、誤り検
出および訂正システムを正当化するに充分な程大きい。
したがって、本発明においては７６ビツトの各データワ
ードに対してｔビットのチェック欄全共同作動させるよ
うな誤り検出および訂正システムを提供するようにして
いる。第７７図ないし第’７７図および関連の表１（後
掲）は、メモリーモジュールｑｏ３全半導体メモリーに
より構成した場合に使用する誤り検出および訂正システ
ムの詳細を示す。
本発明によるｔピットチェック欄誤り検出、訂正システ
ムは、以下に詳述するように、すべての単一ビット誤り
を検出し、訂正することができるほか、すべてのダブル
ビット誤りを検出し、訂正することが可能である。さら
に＼３ビット誤りまたはそれ以上の多ビット誤りのほと
んどすべてを検出することができる。
誤り検出および訂正システムについての本明細書の記述
は、半導体メモリーに関するものであるφζ、水辺す検
出−訂不システムは半導体メモリーに限定されるもので
なく、任意のデータ記憶またはデータ伝送利用分野にも
有効である。
本発明誤り検出および訂正システムの重要な利点は、単
一ビット誤り全訂正できるだけでなく、単一ビット誤り
がなくなった後、続いて起る可能性のある任意のダブル
ピット誤りとも高信頼度で検出できるという仁とである
。
したがって、本発明誤り検出、訂正システムとともに作
動するマルチプロセッサシステムは、単一ピット障害許
容形であり、半導体メモリーの修理に都合のよい時期ま
で、半導体メモリー内の単一１：’ツ）［害？保持した
まま作動を続けさせることができる。
誤り検出および訂正システムにおいては、ハミング距離
グの体系的直線状２進コードを使用している。このコー
ドでは、各チェックビットは第３ｇ図に示すようにｒデ
ータビットの直線状組合せである。また、各データビッ
トは第３ｇ図に示すように、正確に３チエツクピツトの
構成素子である。
このワードの利点は、チェックビットによりデータピン
トの均一なカバレージが得られるということである。
誤り検出および訂正システムは速い論理速度と遅いパー
ツカウントの組合せを支えるシンドロームデコーダを具
える。
要約すると、本発明誤り検出および訂正システム（ｄ、
記憶装置に書込まれた各データワードに乙チェックビッ
トを付加するよう作動し、次いでメモリーからデータワ
ードを読出す場合、記憶ワードのチェック欄部分を用い
て、情報が記憶されてから後の当該ワード内における情
報の喪失を識別または検出する。
半導体メモリーの場合は、２つの情報喪失（誤り）機構
が考えられる。その１つは、メモリー装置によるｍ報の
保持に水入に不可能にするようなメモリー装置のハード
障害であり、他の７つは電気的雑音により情報の過渡的
損失分もたらすようなソフト障害である。
誤り検出は、６ピツトシンドロームＴｈ生−ｔ’ルチェ
ックビット比較器により行うようにする。シンドローム
は記憶されたワードから得られるチェック欄と、通常、
記憶されたワードから得られるデータ欄に対応するチェ
ック欄との間の差違である。
したがって、このシンドローム全分析（解読）して、誤
りが生じているかどうかを決定し、誤りが発生している
場合はどのような形式の訂正を必要とするかを決定する
。
単一データピット誤りの場合は、シンドロームデコーダ
出力によりデータビット補数器を作動させて、誤りのあ
るビットを反転させ、この訂正データを当該メモリーモ
ジュールの出力として供給するようにする。
シンドロームデコーダが多ビット誤り全表示する場合に
は、制御および誤りラインの７つ全弁してこの事実をマ
ツプメモリー制御部に連結し、ＣＰＵに対して割込みを
生じさせる。
第１７図において、メモリーモジュール’１０３はタイ
ミングおよび制御論理部弘７５および半導体記憶アレイ
ク７７を含む。記憶アレイｔＩ７７ハ、各々ｎビットの
３２，７乙ｒワードに対する記憶２与える。各ワードは
第１７図に示すように、７６ビツトデータ欄と乙ビット
チェック欄とに含む。
また、第１７図に示すように、各半導体メモＩＪ−チェ
ック モジュールｌ１０３は出力ラッチ回路註尺ケント発生器
≠Ｉ／　、チェックビット比較５　ｌ１ｇ３、シンドロ
ームデコーダ’ｌＩ！およびデータビット補数ｉ　ｆ、
ｌ’７を含む。
また、メモリーモジュールｔ１．０３は第３７図に示す
ような信号およびデータ径路を介してシステムの残りの
部分にインターフェースさせるようにする。
これらの径路には、≠２９（メモリーへのデータ母ＨＡ
）、ａ３ｑ（マツプメモリー制御部１Ｉ−Ｏ７への制御
および誤りライン）、グ／９および値ｌ（物理的アドレ
ス母線）ならびにｔＩ３７　（メモリーよりのデータ母
線）全含む。前記の信号およびデータ径路は第３グ図に
も図示しである。
第１７図において、出力ラッチ回路グア９の内容は母線
グｒ９を介してチェックビット比ｌ咬器ｔｇ３およびデ
ータビット比較器４’、Ｉ’７の双方に伝送するように
する。
また、チェックビット比較器グざ３の出力はシンドロー
ム母排ｔｔｑｔｒ、介してシンドロームデコーダψＩｌ
″Ｓおよびタイミング・制御論理部り７５の双方にこれ
？伝送する。
シンドロームデコーダψどｓの出力は母線ｌｌワ３を介
してデータビット補数器７に７に伝送する。
マタ、シンドロームデコーダ弘に３゛の他の出力はライ
ング９５およびｐ９７分介してタイミング・制御論理部
ｌ１７！；に伝送するようにする。ラインクワ５は５Ｉ
ＮＧＬＥ　ＥＲＲＯＲ信号すなわち単一ビット誤り（訂
正可能誤り）信号を伝送し、ライン背７はＭＵＬＴＩ−
ＰＬＥ　ＥＲＲＯＲ信号、す寿わち多ビット誤り（訂正
不能誤り）信号を伝送する。
タイミング・制御論理部’１７３は制御−母線グ９９全
介して半導体記憶アレイク７７および出力ラッチ回路り
７９に制御信号を与える。
また、チェックビット発生器’ｌＩ／の出力は母線ＳＯ
７を介してこれを記憶アレイｔ７７に伝送する。
第３ｇ図において、チェックビット発生器’ＩＪ／は６
つの個別のｒビットパリティツリー３０３”（含む。
また、第、？９図に示すように、チェックビット比較器
ｌざ３は６つの個別の乙ビットパリティツリーＳＯＳを
含む。
さらに、第ψ図に示すように、シンドロームデコーダｔ
ｇｊはデコーダ部３０７および６ビツトバリテイツリー
ＳＯりを含む。
第ψ図において、デコーダ部３０７および乙ピットパリ
ティツリー５０７の出力は、これらを符号数字３／／で
示す誤り識別論理部内で結合させる。
また、第Ｆ／図に示すように、ビット補数器’１３７ば
１６個の排他的論理和ゲート３／３を含む。
作動に際しては、／乙ビットデータワードが母線’１２
９　ｆ介して記憶アレイ４’７７およびチェックビット
発生器ｌＩｒ１（第７７図参照）に供給される。
第３ｇ図において、チェックビット発生器ｔｔｇｔはｔ
つのｇビットパリティツリー３０３により乙チェックピ
ッ）　ＧＯないしＣ５を発生する。
また、第３ｇ図に示すように、図の最も左側に位置する
ｇビットパリティツリー５０３は図の下側部分に示すＧ
Ｏに対する論理式で示すようなチェックビットゼロ（Ｃ
Ｏ）　Ｔｈ発生する。したがって、チェックビット（Ｃ
ｏｌはデータビットｇないし／Ｓのモジュローコ和の補
数である。
また、他の一例として、チェックビットＣ３Ｈ２第３ｇ
図の下側部分に示すＣ３に対する論理式で示すように、
ｒビットパリティツリーＳＯ３により生成される。図に
論理式で示し、かつ図の上部の論理図ににピントパリテ
ィツリーと、対応するデータビットラインとの間の接続
で示すように、このチェックビット３　（０３）はデー
タピッ）　０．　／、　２゜Ｉ／−、７，ｑ、　／θお
よび１２のモジュロ−２和である。
同様に、他の各チェックビットは第３Ｉ図の上部に論理
図で示すように、ｇデータビットのモジュロ−２加算に
より生成される。
チェックビット発生器ψにｌにより生成した上記の６チ
エツクピツトとデータ母線ｔＩ２９　ｋ　介して伝送さ
れる／６データビツトは、メモリー書込み作動を行うた
め記憶アドレスｌ１７７内の特定記憶場所にロードされ
る。この場合、第？７図に示すように、乙チェックビッ
トと７６データピツトはタイミング制御論理部グア５お
よび物理的アドレス母線ｔＩｌワ。
Ｑ２／上の物理的アドレス情報の制御のもとに記憶アレ
イ弘７７にロードされるようにする。
記憶アレイ１１７７に記憶されたすべてのワードは、同
じような方法で当該ワード用にして生成されたｔビット
チェック欄を有する。このチェック欄は、記憶アレイ内
の当該記憶場所が読出し操作のため次にアクセスされる
ときまで、記憶されたワードとともに記憶アレイ弘７７
内に保持される。
記憶アレイ≠７７から特定のワード？読出そうとすると
きは、タイミング・制御論理部４’７ｊおよび物理的ア
ドレス母線ψｌｑ、ψ２１上のアドレスにより選択され
た記憶場所の内容全出力ラッチ回路ｌｌ７９にロードさ
せるようにする。出力ラッチ回路ｔＩ７りは／乙データ
ビットと６ビツトチエツク欄を収納しうるようｎビット
の広さを有する。
／４テータビットおよび乙ビットチェック欄は、出力ラ
ッチ回路’１２９から母線Ｉ１．！’９を介してチェッ
クピント比較器ｌ１１３に伝送するようにする。
うに、ｔシンドロームビットＳＯないしＳ５ヲ形成する
。
各シンドロームビットはｇデータビットおよびｌチェッ
クビットの入力を有する９ビツトバリテインリーＳＯＳ
の出力で、対応して番号を付したチェックビットに関係
する０したがってチェックビットＯはシンドロームビッ
トＯを計算するためにのみ使用され、チェックビットｌ
はシンドロームビットｌを計算するためにのみ使用はれ
る０以下これと同様とする。
一例として、シンドロームビットＯ（ＳＯ）は第ｎ図の
下９１１１に論理式で示すように、チェックビットＯと
データビットｇないし１５のモジュロ−７！和の補数で
ある。
同様に、シンドロームピッ）　Ｓｌないしｓ５の各々は
ｔＡｎ図の論理図部分に各シンドロームビットに対する
特定データビットラインへの接続で示しであるように、
対応するチェックビットとにデータビットのモジュロ−
２和から生成される。
訳りの盲部も）ｎ：Ｍ　ｈのフタＣ賊ｈシζ嗜１憔Δ１
は母線４１／上の乙シンドＩコームビットの値を通訳す
ることによりこれを識別する。
表／は乙ビットシンドロームコードの乙ゲのありうる値
を列挙し、各個に対するＪｍ訳を与えるものである。
例えば、シンドロームビットＳＯないしＳ５のすべてが
Ｏの場合には、データ欄″ｆ、たけチェック欄のいずれ
にも誤りは存在せず、これは表１の左最上部に示す状態
に等しい。
また、誤りの有無および誤りの形式については表１の下
部に要約しである。
これによれば、６シンドロームビツトのすべてがＯのと
きは、前述のように誤りは存在しないことを示している
っ ６シンドロームビツトのうち１つだけがオンの場合、こ
れは対応するチェックビット内のｌっの誤りを示す。こ
の場合、チェックビット誤りは、データワードの訂正を
必要としない単一ビット誤りである。
表１ ンンドローム符号 ５Ｏ８１３２Ｓ３Ｓ４６５シ３すＤＯＤＩＤ２Ｄ３ｒｌ
Ｄ５誤り０００１１１　ＤＯＯＩｌｌ　タプル ０　１１１　タプル　０　１１１　マルチ０　１１１　
ダブル　０　１１１　マルチ註（ンンドローム内の１の
数） ０ピント−エラーなし １ピツトーチニツクビツトエラー ２ビット−ダブル ３ビット−データビットｔた祉マルチ ４ビットーダブル ５ビット−マルチ ６ピロトーダブル また、表１の下部の要約に示すように、２つのピントが
オンのときは、１つのダブルビット誤りが存在する。こ
の場合、２ビット誤りは、（＆）　ｌビット誤りはデー
タビット内にあり、他のｌビット誤りがチェックビット
内にあるか、［ｂ）２つの誤りがデータビット内にある
か、（Ｃ）−ｄつの誤りがチェックビット内にあるかの
３つの状態をとりうる。
また、３ビットシンドローム：Ｉ−ド内の３ピツトがオ
ンのときは、その状態は単一データピット誤りか、ある
いは多ビット誤りのいずれかに対応する。
データビット内の単一ピッｈ　Ｒｅｋりの一例としては
表１の右下方部のデータピッｌ−１）−１５Ｋ単一ビッ
ト誤りで示すンンドロームコード／／１０００を参照さ
れたい。後述するように、ンンドロームデコーダｒｔｔ
ｒｓ　（第３７図および第ψ図）はデータビット／Ｓの
正しくない値を反転して（正しくする）機能を有する。
る。
第１にシンドロームデコーダクｇ５は単一データピット
誤りの場合、母線ｔＩ９３を介してデータビット補数器
４（、ｌ’７　（第３７図参照〕に入力を供紹する。
この入力はデータビット補数器１’７内で誤りビットを
反転させる働きをする。
第２に、シンドロームビットダ１ｇｊは誤りの場合に２
つの誤り信号の１つを与える。
単一データピット誤りまたは単一チェックビット誤りは
、５ＩＮＧＬＥ　ＥＲＲＯＲ（単−誤りンラインｑ灯を
介してタイミング・制御論理部り７．５に伝送され、多
ビット誤り表示は、ＭＵＬＴＩＰＬＥ　ＥＲＲＯＲ（多
数ビット誤り）ライン９９７を介してタイミング・慣御
論理部ゲ７Ｓに伝送びれる。
ＭＵＬＴＩＰＬＥ　ＥＲＲＯＲ（多数ビット誤り〕信号
は、あらゆるダブルビット誤りの場合と、はとんどすべ
ての３ビツトまたはそれ以上の多数ピント誤りの場合に
生成されるようにする。前述のように、この多ビット誤
り信号けＣＰＵ　１０！；　（第３グ図参照）ｌｌｒ　
傷１４λ　五　か　右−り　又　−シンドロームコード
Ｉ／−ｇ５の（ｈ成の詳細は第ψ図に示すとおりである
。シンドロームデコーダｔｇｊはデコーダＪｆ０７　、
にビットパリティツリー５０９および誤り識別論理部３
７／を含む。
デコーダ３０７はｇつのシンドロームビットのうち５つ
（ビットＳ１ないしＳ５　）を石読して誤りの形式（単
一ビット誤りか、ダブルピント誤りか、多数ビット誤り
か）およびｔ６データビツへ内のデータビット誤りを反
転きせるのに必要なｌ乙の出力ラインの双方を生成する
に充分な情報を与える。
データビット誤りの反転に必Ｔｐ　ｆ（これらｆ乙の出
力ラインは、その全体を第グθｌＶｃ刊線ｔ／、ワ３で
示す。
また第ψ図り、ｆｃは、各ラインをＴＯないし’［’１
５により個別に表示しである。
ＯＲビットｓ／２ｖｃｔＭＦＡしてないデコーダ５０７
の出力は、６つのチェックビット内の誤りに対応する０
６つのチェックビット内の誤りにデータビット誤りでな
いため訂正するを要しない。したがって、デコーダのこ
れらの出力は使用されない。
残りの出力、すなわち、ＯＲゲートｓ／２に接続した出
力は、第％図に記号で示すように、ダブルビット誤りま
たは多数ビット誤り？表示する。これら上記の場合のす
べてけｏｈアゲ−、ｔ／２により其められ、誤り識別論
理ＭＳ　３　／　／の出力におけるライング９７上の多
数ビット誤り信号の一傳成素子？形校する。
また、第ψ図に示すように、シンドロームデフ−、ｚ−
ｐｇｓ　ｈシンドロームビットＳＯないしＳ５のモジュ
ロ−２和全形成はせるためのパリティツリーｓｏｑ全宮
む。
パリラインＩＪ　−５０９よりの・５数またな奇数出力
は表／の戒下部に示す誤りの係頑に対＋１１Ｔ；　、せ
る。
すなわち、偶数出力Ｓ／グは、オンのビットなし、ｌビ
ットオンまたは６ビツトオン全有するシンドロームに対
１心する。
オンビットなしく誤りなし）に対応する偶数シンドロー
ムは、ＡＮＤゲートＳｌｊによりＭＵＬＴＩＰＬｉ（Ｅ
ＲＲＯＲ（多数ビット誤り）出力信号１７からＪＪト除
されるようにづ゛る。前記ＡＮＤゲートｓ／ｓｈ零シン
ドローム状態（デコーダＳＯ７からゲー）　！；／！；
に供給される他の入力）を排除する観ｎ）シ全有する。
したがって、ｌビットオン、ｔビットオンまたはｔビッ
トオン２含むシンドロームが残りの偶数シンドロームと
なり、これらｔま１．ｌＵＪ、ＴＩＰＬＥ　（多数ビッ
ト）信ぢと組合されてＭＵＬＴＩＰＬＥ　ＥＲＲＯＲ（
多数ビット誤り）出力ライン≠′？７に伝送される多数
ビット誤り全構成する。
５ＩＮＧＬＥ　ＥＲＲＯＲ（単一ビット誤り）表示ライ
ング９５上には、単一ビット誤りの一４ｔｌこ対して出
力が導出されることが望ましい。パリティツリ−ｊＯ９
のラインＳｌＯ上の奇数出力け、表１の下部［Ｗ　＝ｑ
して示したように、ｌビットオン（チェックビット誤り
）、３ビツトオン（データビット誤りまたはマルチビッ
ト誤り）、または３ビツトオン（多数ビット誤り）Ｉ／
ｉ：対応するもので、ラインＳｌＯ上の奇数出力は論理
部ｊ／／　ｆ介してライング９Ｓに単一ビット誤りのみ
が伝送されるよう修筋する必要力する。マルチビット誤
りに対Ｉ心する」二記の３ビツト、シンドロームコード
とすベーＣの５ビツトシンドロームコードはライン１１
９３　Ｊ：に単一ビット誤りのみが伝送きれるようこれ
ら全排除する必罫があり、インバータ！；／７およびＡ
ＮＤゲート！；／９’ｒζよりこれ全行うようにしてい
る。
ラインｔ１．ｑｓ上の５ＩＮＧＬＥ　ＥＲＲＯＲ（章−
ビット誤り）出力は、単一のｌビット（チェックビット
誤り）を含むフードおよびデータビット誤りに対応する
３つの／ビット全富ムシンドロームコードに対して生成
される。前述のように、パリティツリー　ｓｏｑの奇数
出力けｌビットオン、３ビットメン′１．たけ、ｊビッ
トオン全音むシンドローム２示す。
インバータ５／７およびＡＮＬ）ゲートＳ／９け多数ビ
ット誤り３ビツトシンドロームトスべてのｊビットシン
ドローム′に排除する働き全する。したがって、５ＩＮ
ＧＬＥ　ＥＲＲＯＲ（単一ビット誤りン出力ｌｌ灯は単
一チェックビット誤りと単一データピント誤りのみとが
る。単一チェックビット誤りは訂正する必要がなく、単
一データピット誤り全ピント補数器＋ｆ７により訂正す
る。
第ｍ　ｕ　（１）　下ｆ１６Ｋ　ｙｊ＜　Ｌ　ｆｃ　Ｍ
ＵＬＴＩＰＬＥ　ＥＲＲＯＲ（多数ビット誤り）もしく
　ｕ　５ＩＮＧＬＥ　ＥＲＲＯＲ（隼−ビット誤り）に
対する論理式は上述の作動を表わすものである。
実際には、多数ビット誤り七して識別されず、誤りなし
、ま７’ｉ＝は単一ピッ）？ｐす（訂正可能誤り）とし
て不正に識別式れる可能性のある３ビツト誤Ｖまたはそ
れ以上の多数ビットｍりが存在しつる。
しかしながら、透写の誤り発生パターンに２いては、通
常３ビット誤りが発生する前に記憶の低下因する単一ビ
ット誤りが発生し、その後において付加的障害などに起
因するダブルピット誤リカ発牛し、３ビット誤りまたは
それ以上の多数ビット誤りが生成される前に、このダブ
ルビット誤りが構出される。
データビット補数器ｔに７（第３７図参照）の機能は、
シンドロームデコーダｔ１ｇ！；　（ｔこより使用され
たデータビット誤りを反転はせることである。
第２７図はビット補数器ｔｒ７のｈ４成の詳細図である
。第２７図に示すように、ピッ１捕数器弘ざ７は排他的
論理和ゲート！／３により形成する。これらの各ゲー）
　、！；／３はラインｌｌ９３上の関連のデコーダ出力
がアサートされたとき、ラインｌ／、ざ９上の所定デー
タビット全反転きせる機能？有する。
次いで、訂正された出力は当該物理的メモリーモジュー
ルの出力としてピント補数＝Ｍｒｔｔｒｙの出力線グ３
７上に伝送される。
以上で誤り使用および訂正システムの説明？終ることに
する。
本発明メモリーシステムは種々の顕著な特徴？有する。
第１に、メモリーマツプはｔつの異なる１向別の論理ア
ドレススペース、すなわチ、システムコード、システム
データユーザーコードおよびユーザーデータの各スペー
ス？与え、これらのアドレススペース内で論理的アドレ
スの物理的アドレスへの翻訳全行うようにしている。
このようニ、６而匈的メモリー？ψつのアドレススペー
スに分１１することにより、システムプログラム全ユー
ザープログラムの作用からに＋　ｉｄ　Ｌ　、任意のユ
ーザー誤りからシステムズｌ’Ｊグラムを保恨すること
ができ、ざらに、ユーザーコードおよびデータとシステ
ムコードおよびデータの程方に対してコードおよびデー
タ全分離させることがでさ、変更不能プログラムの利・
αに与える。
各マツフェントリー内には、このページアドレス翻訳２
゛よび他の特定状態のための特定の〆２牧ける。
１つの礫は、關理的ページアドレスの物理的ページアド
レスへの翻訳全可能にし、他のり、４はアブセンス表示
を与える。この掴はアブセンスピントで、これにより仮
想メモ’Ｊ　（ｄ＋’ｆ’γの実現全可能にし、補助メ
モリー内ＶＣ論理的ページ全配直することを可能ＶＣ−
ｊる。
また、運の１１・副としてけ基部ヒストり一禰を有する
。この基嘉ヒストリー相は、オペレーティングシステム
の記憶管理者機能によるイシ！用のため、ＴＫ報の使用
頻度を純性すること全６１容し、かくして、仮；じメモ
リー機構全効率１９機Ｉｉｑとする機能を有する。この
場合、頻訊に使用されるページは主メモリー内に保持す
るようにし、之まにしか（ｋ用されないページを必要な
オーバーレイ用として適訳するようにする。
また、システムデータマツプおよびユーザーデータマツ
プの各エントリーには、ダーティヒツト欄を保持するよ
うにし、斐焚されないデータページを識別しつるように
す々。かして識別さｎた変更不能データページは、その
データページのセ効なコピーが補助メモリー内θこＦＡ
、に存在するため、補助メモリーにスワンプアウトはれ
ることはない。
また、メモリーシステムは、メモリーに対してＣＰＵお
よびＩ１０チャネルによるアクセスが行ゎｎる際、自Ｖ
ＩＥ　ｅ’Ｊ　Ｋ　＆準ビット清報およびダーティビッ
ト情報を保持するためのマツプエントリー制画論理＆１
５を含υ。
本発明メモリ−システムは、マツプ内釦ｔｙ　ｓ　を保
持Ｌ１かつこれを利用するためオペレーティングシステ
ムの記憶管理者機能により使用きれる３つのＣＰＵ命令
、す、なわち、ＳＭＡＰ命令、ＲＭＡＰ命令およびＡＭ
ＡＰ命令全有する。
ざらに、本発明メモリーシステムは、メモリーに対する
デュアルポートアクセスを含み、ＣＰＵおよびＩ１０チ
ャネルにより、メモリーに個別にアクセスできるように
している。かくして、□Ｉ１０チャネルによるメモリー
へのアクセスはＣＰＵ’ｆ径由して行う必要はなく１メ
モリーとの間においてデータ転送が行われている時間に
、ＣＰＵは他の砲能？遂行することが可能となる。
また、メモリーへのデュアル＋ｌ−”−トアクセス作動
け、ＣＰＵおよびＩ１０チャネルがメモリーへ同時にア
クセスしようとした場合Ｑこおけるマツプメモ’Ｊ　１
ｉｉｌｌ　＆論理部による仲裁全可能にする。すなわち
、同時アクセスの場合には、１１０チヤネルに餞先権が
与えられ、当該１１０チヤネルによるアクセスが経了す
るまで、ＣＰＵを待磯苫せるようにしている。
物理的メモリーは物理的メモリーモジュールを刊加する
ことにより拡張することが可能である。
物理間メモリーモジュールは、半導体メモリーの場合、
ある条件のもとに誤り検出および誤り訂正２行うことか
できる。単一ビット誤りは、物理的メモリーモジュール
内に、過渡門または水入的鑞害が生じた場合でも・ＣＰ
ＵおよびＩ１０チャネルの（生動を縦続しうるようにす
るため、これ全検出し、かつ訂正するよう［する。６す
、更出３よひ訂正システムは記憶媒坏内の２２ビツトワ
ード？互する。
１６ビツト（ゴデータ？表わし、乙ビットは誤り検出お
よび訂正チェック砿？与える。前記乙ヒツトチェック欄
はすべての単一ピント誤りの検出と、訂正ならひにあら
ゆる夕゛ブルヒツＦ　ＲＪりの４束出金可能にｆも。
コアメモリーは単一ヒット誤り４ｍ　（ｉ：・用のパリ
ティ全部するＯ 不発明マルチプロセッサシステムにおいては、各プロセ
ッサモジュール全それ自身の主メモリーシステムと共同
作動きせるようにしている。
各プロセッサモジュールにはそれ自身のメモリーシステ
ム全保有ぜせるようにしているため、多蔗処理システム
におけるメモリー共用の問題点は存在しない。。
多重処理システムにおけろメモリー共用の問題点として
は、競合のため特定ズＩＩセッサに利用できるメモリー
帯域幅の減少という問題かあり、利用可能メモリー帯域
幅の縮少は付ＪＪＯ的ＣＰＵ　を共用メモリーと組合せ
る場合は、さらにきびしいものとなる。
ぼた、本発明においてに、共用メモリー全使用しておら
ず、また、フロセンサ間母様通信システムによりプロセ
ッサモジュール間の通信全行うよう６（−シていおため
、共用メモリー内の記憶域にょるＣ］）Ｕ　ｒｆｊ１通
信に関′１″るインターロックの問題？避けることがで
きる。
共用メモリーの付加的問題点としては、共用メモリー同
の障害により、システム内のｄ数個またけす”てのＣＰ
Ｕが同時に障害２越−「可能性があるということがある
。すなわち、坊用メモリーシステムの場合は、単一メモ
リーの障害によりシステムの全部または一部の作動全停
止させる可能性が’ｌｚ　６　カ、”Ｅ　発明マルチプ
ロセソリシステムにおいてｒＩ＋ｌに−Ｊヱ１１−の（
ゼ愉１９１−１＋・ワーク小ノー「′ｆ！：きたすこと
はない。
本発明においては、ｃｐｕおよび工１０チャネルにヨル
メモリーへのデュアルポートアクセス？可ｎぼにするた
め、メモリーとの間に１固別のアドレスレジスタおよび
データレジスタ？設けている。
ＣＰＵはメモリーよりの詰合全受信するため特足のレジ
スタ（ＮＩレジスタ）全部する。この１固別の特定レジ
スタは、メモリーよりのデータの読吊し全含む現行命令
の実行期間甲、オーバーラノフして次の命令全取出すこ
と全町龍にｆろ。かくすれば、現行命令の終了時に、面
金の取１ｊｊしを待つことなく・直ちに次の命令を開始
させることができる。
また１マツプは物理的主メモリーに対するアクセス速度
に比しきわめて高速なアクセス全部えるよう構成してお
り、これにより、マツプを介してのアドレスの翻訳に種
々の利便を提供している。
すなわち、本発明メモリーシステムにおいては、物理的
メモリーアクセスが打われている峙［１ｚ］にマツプに
再書込み全行うことができる。
再書込みは高速で行われるため、マツプの再書込みによ
りメモリーサイクルタイムの損失′ｆ！：キたすことは
ない。
また、高速でマツプにアクセスできるようにしているた
め、メモリーアクセスに必要なページ翻訳２含む全体の
時間全減少させることが可ｎ目となる。
また、パリティは、実腺のマツプ記憶部それ自体内に保
褥され、チェックされるようにしているため、プロセッ
サモジュールの正しくない作動全招来する前にマツプ記
憶部内に任意の障害の中間辰示を与えることができる。
本発明は本明細書記載の実施例に限定されるものでなく
、本発明は他の変形全も包含するものである。
【図面の簡単な説明】
第１図は本発明の一実施例において構成したマルチグロ
セソサシステムのブしＣツクダイヤグラムで・各々、母
線コントローラ３７により制御される２本のプロセンサ
間母線Ｂ　（Ｘ　１１↓扉およびＹ母線）により接続し
た若干１固のプロセッサモジュール３３ならびに各々、
２個のプロセッサモジュールの入出力（Ｉｌｏ　）母４
ｎに接続した若干個のデュアルホー　１・７’バイスコ
ンドローラグ／全示す図、第一図は各個別プロセッサモ
ジュールに対するｘｍｇコントローラおよびＹ母線コン
トローラの接続の詳細を示すブロックダイヤグラムで、
各母線コントローラと個別プロセンサ上／ニールのプロ
セッサ間Ｎｔｌｌ　御ユニット５５間の接続？示す図、
第３■は第、２図示母椋コントローラ３７の論理？示す
詳細図、第を図は第２図示プロセッサモジュールのプロ
セッサ制御ユニットＳＳ内の共用出力バッファ・１ｆ−
ｉ制御回路乙７の論理全話す詳＆ＩＩ図、第５図はプロ
セッサモジュール用プロセッサ間ａｌｌ　＜ｍユニット
Ｓ５のインキューバソファ・制（２）回路乙Ｓの論′ｌ
ｆｌ！　全示す詳細図、第乙■は母線コントローラ３７
用簡理回路ｇ／の状態図で、論理がどのようにして母線
コントローラに入るプロトコルラインに応答し、母線コ
ントローラから出て行くプロトコルラインを生ずるか？
示す図、第７図は第７図示共用アウトキューバッファ・
制御回路乙７用の論理況７３および７Ｓを示す状態図、
第ｇ図は第ぶ図示インキューバッファ・制御回路８用の
論理全示す状Ｍ図、第９図は送信プロセッサモジュール
と受信プロセッサモジュール間の所定パッケージ伝送に
対するタイムシーケンス全示ｆ図、第１θ図は第グ図示
アウトギューバンファ・制御回路乙７の母線空き状態論
理部７Ｓおよびプロセンサ元」貝状態論理部７３の論理
図・第１／図は第１θ図示論理図に関する論理式のりス
ト企示ｆ図、第１２図は、第１／図示マイクロプロセッ
サシステムの入出力（１１０）システムのブロックダイ
ヤグラム、第７３図す、［プロセッサモジュールの人出
力（Ｉｌｏ　）チャ；トル１０９のブロックターイヤグ
ラムで１■１０チヤネルの主要構成素子およびこれらの
構成素子部分に関連するデータ径路２示す図、第１４’
図は第１図示Ｉ１０母線ｙ内の個々のラインを示す詳細
図、第１５図は、中央処理ユニット（ＣＰＵ）ｌＯ５に
より開始され、プロセッサモジュール３３のＩ１０チャ
ネル１０９を介してＴ母線されるシーケンス７有し、Ｃ
ＰＵ　１０！ｒ円のマイクロプログラム／／Ｓにより生
ずる実行入出力（ＥＩＯ）に対するＴ四槽／Ｓ３の状態
変化？示すＩ１０チャネルプロトコルＩＪ、第１．＜６
は、デバイスコンドローラグ／よりのリクエスト信号に
応してＩ１０チャネルマイクロプロクラム１．２／によ
り開始される〜再接続およびデータ転送シーケンスに対
するＴ分融１５３の状態変化？示すＩ１０チャネルプロ
トコル図、第７７図は、Ｔ母９／、！；３上をデバイス
コンドローラグ／に伝送されるシーケンス全；ｉｊＬ、
ＣＰＵマイクロプログラムｌ１５により開始きれる高優
先度間合せＩ１０命令（）（Ｉ工０命令）または間合せ
Ｉ１０命令（ＩＩＯ命令）に対するＴ母ａ１５３の状態
変化全示すＩ１０チャネルプロトコル図、第１１図は第
７５図ないし第７７図に略語で示したＴ母線機ｎ比を示
す表、第７９図は第１図に示すデバイスコンドローラグ
／およびボート部１３の全体罰造全示すブロックダイヤ
グラム、第〃図は第１９図示ボート・部ａ３のブロック
ダイヤグラムで、主としてボート部１３内のデータ径路
全示ｆ図、第２１図ｔ′ｉ第７９図示デバイスコントロ
ーラグｌのインターフェース共通論理部／Ｉ／のデータ
径路の詳細全話すブロックダイヤグラム、第ｎ図は第１
９図示デバイスコンドローラグ／の制＠部内に配置した
データバッファ／にワの信成素子部全話すブロックダイ
ヤグラム、帛２３Ｍは第１９区、および第ｎ図に示すデ
ータバッファ／、！’９の作動？示すグラフ、第２り図
は、チャネル１０９からのサービスアウト（ＳＶＯ）と
ゲートデータレジスタ２／３へのデータのロープインク
との関係全示すタイミング図で、データがレジスタにロ
ードきれる前にどのようにしてパリティチェックが１□
ｒｔＪ始され、レジスタ内にデータが完全にロードされ
た後までν、＋コされるか全示す区１．４８図は第１９
１２１および第２１図に示ｆ電源オン（ＰＯＮ　）回路
の詳細図１第２６図はデバイスコンドローラグ／のデー
タバッファ／１９　（４）２図）のバンファ制御論理部
λ１３の論理図でノくツファ制御論理ｇ　２’１３がど
のようにしてデータ母線上のハンドシェーク全制御し、
人出カポインタ全制御するか全示す図、第２７図は第１
図示ボート制御論理部パ／により実現される選択レジス
タ／７３に対する論理式全話すリスト、第１図はＩ１０
チャネル１０ワとボート部グ３間の２ラインハンドシエ
ークの作動全話すタイミング図、第２９図は第１♂に示
す一般的ハンドシェークの場合に対する論理を示す論理
図で、第１３図示人出力チャ不ル１０９のＴ母線マシン
／グ３の含（１、分を示す図、第３θ図は配置システム
のブロックダイヤグラムで、複数個の個別分Ａｌｆ電源
３０３からどのように配置し、各テユアルデバイスコン
トローラグ／に主電源および代書電源の双方７与えるた
めへどのようにデバイスコントローラとの関連づけ全行
っているか全示ず図、第３７図はデバイスコントローラ
用の主電源と代替電源間の明快え？行うためのスイッチ
ング配ｍｔ示す詳χ」１図で１主電源の１４害時におけ
る自動スイッチングと、オフ、自動および代替の３つの
ａ　１するモードにおける手動スイッチングの双方全可
能とすること？示ｆ図・第３２図は第３０図に示す個別
分ｍ　Ｎ　源３０３の詳細全話すブロックタ”イヤグラ
ム、第３３図は、第３θ図に示す個々の分離電源から個
々のデバイスコントローラに電力をＱｊＨ、％ｉする垂
直母線および水平母線の詳細全話すブロックダイヤゲラ
ムチ、この特定配置によＶ特定のデバイスコントローラ
に対する主電源および代替電源としての任意の、２亀源
の選択を容易なら［−めること全示す図、第３グ図はメ
モリーシステムのブロックダイヤグラムで１第７図示プ
ロセンサモジュール３３のメモＩＪ　−１０７の詳細？
示す図、第３３図は第３グ図示メモリー１０７のマツプ
ｍ　ｒｘｏ７の詳イ１１１を示すブロックダイヤグラム
、第３６図はｔつの論理アドレス記憶域および前記論理
アドレス記憶域に対応するｔつの１別マツブ部に分押１
した論理メモリーの構成図ならびに前記マツプ部の単一
マツプエン）　ＩＪ−のビットおよび佃（フィールド）
の詳細図、第３７図は半導体メモリーモジュールにより
形成した第３グ、図示メモリーモノニール１Ｉ０３の詳
細を示すブロック・ノ゛イヤグラム、冨３１図は第３７
図示半導不メモリーモ）ニーｆｉｖｔ１０３に使用する
チェックピッ）発生器の１Ｓ成図ならびにチェックビッ
ルジスタに使用するｇビットパリティツリーのλつに対
する論理式のリストを示す図、第ｎ図は第ｎ図に示す半
導体メモリーモジュール／ＩＯ３用のチェックビット比
較器の構成図ならびにシンドロームビット零に対するク
ビットパリテイツリーに対する論理式のリスト全話す図
、第ψ図は第３７図に示す半導巨メモリーモジュール１
１０３に使用するシンドロームデコーダの構成図ならび
にシンドロームデコーダの論理部りｉｉの作動に対する
論理式のリスト全話す図、第グ／図は第３７図示半導俸
メモリーモジュールグ０３に使用するビット補数器の′
論理図、＠り２図は継続的に実行しつづける必要のある
アプリケーションプログラム全実行中の２つのプロセッ
サシステムの種々の状態、すなわち、２つのプロセンサ
が連続的に異常をきたして１疹理され、それにしたかつ
てアプリケーションプログラムか作動モード全装える状
態全話す図である。 ３１・・・マルチプロセッサシステム、３３　マイクロ
プロセッサモジュール、３Ｓ・・・プロセッサ間母線、
３７・・・母線コントローラ、ｎ・・・入出力母線、ク
ト・デバイスコントローラ（周辺装置制御ユニット）、
’１３・・・ボート部、グＳ・・ディスク、伎・・ター
ミナル、鐸・磁気テープ、駆動装置、３／・カードリー
ダ、ｊ３ラインプリンタ、５Ｓ・・プロセッサ間制御ユ
ニット、Ｓ７　母膨データライン、５り・・母覇プロト
コルライン、乙／　クロックライン、６３・・・選択（
セレクト）ライン、名ｊ・・インキュ一部、乙７・アウ
トキュ一部、乙９・・アウトキューバソファ、７／受信
レジスタ、７３・・プロセラづノ゛−項状態論理部、７
Ｓ・・・母線空き状態論理部、７７・・アウトキューカ
ウンタ、７ワ・・−アウトキューポインタ、ｇ／−母線
制御状態論理部、ｒ３・・・送信（センダー）カウンタ
、ｉｓ・・・プロセッサ選択論理部、ｇ７・・受信レジ
スタ、ｇ９・・バケットカウンタ、ワ／　・母線クロッ
ク発生器、ワ３・母線制御状態論理部、ｑｓ　送信レジ
スタ、９７・・インキューバンフア、９９・・・インキ
ューカウンタ、１０／・プロセツナ空き状態繭坤部、１
０３　論理式、１０Ｓ・中火処理ユニット（ＣＰＵ）、
１０７・・主メモＩＪ−１１０９・入出力チャネル、／
／／・接続ライン、ｌ１２・　レジスタスタンク、／／
３・・・マイクロプロセッサ、ｌｌグ・・論１１１」径
路、ｌｌり・・マイクロプログラム、／／７・・論理径
路、ｌ１９・・マイクロプロセッサ、／、２／　マイク
ロプログラム、０３・・・データ径路論理部、ｌ２５・
チャネルメモリーデータレジスタ、ｌ２７・・・入出力
データレジスタ、ｌ２９・・・チャネルメモリーアドレ
スレジスタ、／３／・・キャラクタカウントレジスタ、
１３３　アクティブデバイスアドレスレジスタ、ｌ３５
・・・＆　先Ｗ　決ｘレジスタ、ｌ３７・・パリティ発
生およびチェック縞坤部、１３ｇ　バンファ、ｌ３９　
、　ｌ３９Ａ　’、　ｌ３９Ｂ　。 ｌ３９Ｇ・・・論理径路、／Ｊ９Ａ−／　、ノｊ９Ａ−
λ、ノ３’Ｄ、−３−分岐径路、／ｕＯ・入出力制御テ
ーブル、／１７／・・・人出力ヂャネル制御論理部、／
グ、２２ワードエントリー、ｌ１１３　・Ｔ母線マシン
、／ｌｔ！；　・ＲＯＩ　（再接続イン）ライン、／ψ
７・ＬＩＲＱ　（低段先度割込リクエスト）ライン、ｎ
ｑ　−ＨＩＲＱ　（高ｉ・ｆ先度ｖ）込リクエスト）ラ
イン、ＩＳＯ・・・母線受信テーブル、／！；／　ＲＡ
ＮＫ　（ランク）ライン、／Ｓ３・・Ｔ旬緋Ｎ能ライン
、１３５・　ＳＶＯ（サービスアウト）ライン、／ｊ７
・　ＳＶＩ　（サーヒ゛スイン）ライニ・、／３ワ　５
ＴＩ（ストップイン）ライン、／乙／・データ母１みラ
イン、／／３３・・パリティライン、／乙５・・ＥＯＴ
　（転送終了〕ライン、ｌ６７・・・ＰＡＤＯ（バンド
アラトノライン、／乙９・・ＰＡＤＩ　（パッドイン）
ライン、ｌ７１・・・ｌ０Ｒ３Ｔ（工１０リセットノラ
イン、１７３・・・選択ラッチ回路、ホード％択ピッ）
、／”Ｂ；・・・イネーブルラッチ回路、ｌ７７・・・
パリティチェックレジスタ、ｌ７９・・・ｅｌｌｌ的接
続ライン、／ＩＯ・・・接続ライン、１乙／・・・イン
ターフェース共通論理部、１ｇ２　、１ｇ２Ａ・・電源
オン回路、７ｇ３・・・接続ライン、ｉｇｔｔ・・Ｔｌ
ｉ流源、ｉｉｓ・・・オーナーシップラッチ回路、／ざ
６・・差動ｊ％ｌ　幅Ｉｓ、１ｇ７・・・デバイスコン
トローラの１ｌｒｌｌ　？Ｎ　ｍ　分、ｉｇｉ・・・ラ
イン、／ざ９・・・バッファ、ｌ９０−・・ライン、／
９／・・・制御およびテコード論理部、７９λ・・・ツ
ェナーダイオード、ｌ９３・・・装揄アドレス比較器、
ｌｌ　、　ｌ９６・・・トランジスタ、／９Ｓ・・・ス
テー々スマルチブレクザ、ｌ９７・・・インターフェー
ストランシーバ、７９Ｋ・・・受信し、／　９ｇ　’・
・・抵抗、ｌｑ９・・・マルチプレクサ、２００・・・
送信＠、、２ｏｏ’・・・抵抗、２０／・・・入力母線
ライン、２０．２・・イネーブルライン、−〇２ゝ・・
・抵抗５．２０３・・・ＤＶ八へＩ’＆にアドレスノラ
イン１．２０グ、　２０乙オーナーシップライン１．２
０１　、２１０　、２／２・・トランジスタ、２０り・
・・制御ライン、２１／・・−マルチプレクサ１．２１
３・・・データレジスフ、２７ｖ・・・王出力制御徘Ｊ
トランジスタ１．２／！；　、　２／！Ｊ・・・治り御
ライン、２／乙。 ２／ｇ、　２．２０．２２２．２２’１．２２乙、２２
ざ−・・出力段、！／７・・出力母線、；！／ｑ、　、
２２／・・ライン、２２０　・マルチプレクサ、２．Ｓ
３　、．２．２Ｊ’　、　２，２７’、　２．２９　・
一点、２．ＦＯ−２ステリシスＦＢＩ　８５　Ｎ＋ｍ理
部、λ３１・・・入カバソファ１．２Ｊ、２　、２３１
１・・抵抗１．２３３・バッファメモリー１．２３Ｓ・
・・出力バッファ、２３乙・ヒステリシストランジスタ
、２３７・・・入力ポイン々、２３９・出力ポインタ、
２グ／、２グ５・・フル６ブンク′１ノ゛１．２ｑｊ’
Ａ　ｒコゲ！Ｂ・・ゲート、２Ｍ７・・・ストレスカウ
ンタ、Ｊ４！７Δ・・カウンタ部１．２グアＢ・・・デ
コーダ部１．！＋７９　、　ｊｊ’／　、　２！；３゜
、２５５　、．２！ｉ７　、．２夕９，２乙／　、　２
１．３　、２ｔＳ、Ｓ−・ライン、２乙７Ａ　、　、２
乙７Ｊ３・・・リクエストフリ・ンフ゛フロ゛ンブ１．
２乙９・・・クロツクフリンブ７０ッフー、２７／Ａ　
、　２７／Ｂ・・・リクエスト周期フリップフロップ５
．２７３・優先度決定ゲート１．２７５Ａ　、　、２７
！；Ｂ・・リクエスト実行ゲ２ｇｔ−３ＶＩ（サーヒ７
．イン）信−υ、２１／Ａ、　２１３Ａ。 ２１３；Ａ・・・矢印、２ざ３，２ざ３・・・垂直下降
部、２１７・・・ザービスアウトフリツブ７０ツブ、２
ざ９・・・サービスイン同斯フリップ７０ツブ、ノ９１
・・組合せ論理部１．２ｑＪ　、　、２９！；・・・送
信機、３０／・・・配電システム、３０３・・・ｘＨ１
３ｏ、・・・マルチライン母線、３０７・・・主ライン
、３０ｑ・・代替ライン、３／ｌ　自動スイッチ、３／
３・・手動スイッチ、３／ｊ・・・人力コネクタ、３／
７・・・ＡＣ−ＤＣ変換器、３／９　、３２Ａ、３２７
　、３３／・・・ライン、３２１・・・出力ライン、３
２３・・・ＤＣ−ＤＣ変換！、３２９・・・電池および
充電器モジュール、３３３・・ダイオード、３３ｋ・・
・Ｍ源警報回路、３３７・・ライン、３３９・平衡ダイ
オード、３１１／　、　３ＩＩ３・・・ダイオード、３
１Ｉ！；・手動スイッチ、３Ｉ／７・トランジス々、３
／ｌざ・・・コンデンサ、３！；０　、３３；、２・・
・抵１）シ、３３：／　、　３３３・・・点、３３！；
　垂直タップ、ｕＯ／・・マツプメモリー制御論理部、
／ｌＯ３・・メモリーモジュール、≠Ｏ５・・デー　タ
Ｍ　ｈ　部、’１０７・・マツプ部、ｔＩＯ９・・・マ
ツプ、ψｌ／・・ＰＭＡ　Ｉブロセツ現メモリーアドレ
ス）レジスタ、ｑｉｓ・・アドレスセレクタ（ＡＳＥＬ
）　、ｌｌ／７・・論理ページアドレス母線、ｌｌ−ｌ
り・・ページオフセット母、ＩＮ、ｌＩ２／・・・出力
器ｍ、１１２３・・・プロセッヤメモリーデータ（ＰＭ
Ｄ）レジスタ、４’Ｊｊ・・チャネルメモリーテーク（
ＣＭＤ）レジスタ、ｔ２７・データセレクタ（ＤＳＥＬ
Ｊ　、１１２ｑ・・・出力母線、１１３／・・・ネクス
トインストラクション（ＮＩ）レジス々、ｔ３３・・メ
モリーテーク（ＭＤルジスタ、Ｌ？７　、　Ｉ／−３ｑ
・・母線、ゲｌ／・・・マツプページ、グｔ３・・マツ
プ出力ラッチ回路、ｒｔｔｔｓ・・・マップメモリーテ
ーク（Ｍｌ、（Ｄ）レジスタ、＋１７・・マップテーク
セレクタ、ｕ４１９　マツプパリテイ発生器、／１．Ｓ
ｌ・・・マンフパリティチェンカー、グｊ３．！準ビッ
ト論ｆ１部、ｑ、５′３・・ダーティピント論理部、ｑ
Ｓ７・・制御信号ライン、＋５９・・・ユーザーテーク
記憶域、ＩＩ乙ｌ・・システムテータ記１Ｇ、ｈＪ／、
、ｌｌ６３・・・ユーザーフード記憶域、ｑ訂・システ
ムコード記憶域、ｌ１６７・・ユーザーデータマツプ部
、ＦＪ？・・・システムチールマツ１部、ｕ７／　ユー
ザーフードマツプ部、ｔ７３・・・システムフードマツ
プ部、１１７５・・・タイミングおよび制御論理部、ｌ
１７７・・半導体メモリーアレイ、ｔＩ７ｑ・・・出力
ラッチ回路、ｌざｌ・・・チェックビット発生器、Ｉ／
、ｇ３・・・チェックビット比較器、ｔ／、８・・・シ
ンドロームデコーダ、４ｇ７・・・データビット補数器
、’Ｉｇ９　＋≠９３・母線、’１９／・・・シンドロ
ームｅｌｋ、ｐｑｓ　、　ｑｑ７・・・ライン、ｔＩ９
ｑ・・・ｆｔｊｌ＋　御ｆｆｋ　線、ｓｏｔ・・・母線
、３０．３・・・ｇピットノぐリテインリー、ＳＯＳ・
・・タビツトバリテイツリー、３０７・・・デコーダＶ
Ｓ、Ｓ０９・・・６ビツトパリテイツリー、Ｓ１０・・
奇数出力ライン、３１／・・・誤り識別論理部、５／２
・・ＯＲゲート、５１３・・・排他的論理和ゲート、３
／Ｉｆ・・・偶数出力ライン、！；／ｊ！；　’、　３
１９・ＡＮＤゲート、３／７・・インバー々０ ｐｃｖＡｃＫ　斯ｊＩＮｃ　ＳＮＤ ＦＩＧ、１４　人ｍ＃４−ａティン ／／ＡＮｒ）’；ＨＡ昨−１ム ＲΔｌ／９ＳＨＡにＥ−７ム ＦＩＧ、１Ｖ　ｎ○（Ｈ１ｌ■　ＨＡＩＪρＳ品にＥ−
ＩＬｚＩＡｕｎｃｂａｙｒ＝　−７Ｌ ＣＬに＝Ｓ○　１口 ＦＩＧ、　２９　５ｒｉｒｒ　ｓｖ。 −一−Ｖ−−Ｊ ＦＩＧ、３４　メーリー　シスデ瓜ブｂ、クタイヤク多
ムＦＩＧ、３５　ッ１，７・ゆ７６．７７’イイ７，４
ＦＩＧ、　３’７ 半導イオ、メＬリー　モ＞ｚ−１１／　７６ｙ７　グイ
ヤク”ラムＦＩＧ、、４１ ビニ／ト積靜４【

Claims (1)

  1. 【特許請求の範囲】 （１）　マルチプロセッサシステムのプロセッサモジュ
    ール用メモリーシステムにおいて、該プロセッサモジュ
    ールは中央処理ユニノ［およびメモリーシステムを含み
    、該メモリーシステムはプロセッサモジュール内の物理
    的１已メモリーと、すべての論理的アドレスを物理的ア
    ドレスに翻訳するためのマツプ手段とを含め、すべての
    中央処理命令をして、４つの論理アドレス記憶域、すな
    わち、ユーザーデータ、システムデータ、ユーザーコー
    ド、およびシステムコード記ｉｔ　域を取扱いうるよう
    にし、かつ、プログラマ−をして実際の物理的アドレス
    ならびに付属の物理的メモリーの星に関知させるを要ゼ
    ずして、完全に論理的アドレスペースで４つの論理アド
    レス記憶域内にプログラムを書か・するようにしたこと
    を特徴とするマルチプロセッサシステムのプロセッサモ
    ジュール用メモリーシステム。 （２）　物理的メモリーを番号を付したページに分割し
    、４つの論理的アドレスに対応して該マツプ手段にシス
    テムデータマツプ、システムコードマツプ、ユーザーデ
    ータマツプおよびユーザーコードマツプの４つのマツプ
    部を設け、さらに、各マツプエントリーにより論理的ペ
    ージと物理アドレスとの間に連絡を設定するようにした
    ことを特徴とする特許請求の範囲第（１）項記載のマル
    チプロセッサシステムのプロセッサモジュール用メモリ
    ーシステム。 （３）　マツプ付きメモリーを与えるための該マツプ手
    段番よ、さらに特定ユーザー用として有効なマツプを当
    該ユーザーのプログラムおよびデータに対してのみアク
    セス可能として、Ｉユーザーが他のユーザーのプログラ
    ムまたはデータページに書込むことを防止し、保護レジ
    スフを設ＬＪるを要せずして１ユーザーが他のユーザー
    のプログラムを破壊することのないよう保護するごとに
    より、マルチプログラミング環境下にある複数のユーザ
    ー間に保護を与えるようにしたことを特徴とする特許請
    求の範囲第（２）項記載のマルチプロセッサシステムの
    プロセッサモジュール用メモリーシステム。 （４）該マツプ手段は、ある時間周ｊｌｌにわたる所定
    論理ページ使用のヒストグラムを与える基準ビット手段
    を含み、当該論理ページが最近において使用されたかど
    うかどうかを；１１シ、したがって、当該所定論理的ペ
    ージが現に使用されているかどうかを表示するようにし
    たことを特徴とする特許請求の範囲第（２）項記載のマ
    ルチプロセッサシステムのプロセッサモジュール用メモ
    リーシステム。 （５）　マツプエントリー内のハートウコーアピントに
    使用経歴の基準を保持するようにし、かつ、マツプエン
    トリーをエージ（古く）するソフトウェア命令により周
    期的に更新されるよう該基準ビット手段を構成したこと
    を特徴とする特許請求の範囲第（４）項記載のマルチプ
    １」セッサシステムのプロセッサモジュール用メモリー
    システム。 （６）該基準ビ、１・手段は、所定ページ用のマツプエ
    ントリー内に複数の基準ビットををするほか、前記ビッ
    トの内容をシフトさせ、エージマツプ命令に応じてマツ
    プエントリーの基準ヒストリーを与えるためのファーム
    ウェア手段を有することを特徴とする特許請求の範囲第
    （５）項記載のマルチプロセッサシステムのプロセンサ
    モジュール用メモリーシステム。 〔７）　オペレーティングシステムとともに作動し、中
    央処理ユニットおよび入出力チャンネル手段のメモリー
    へのアクセスが行われる際、自動的に基準ビット情報を
    保持するだめのメモリー制御論理部を具えたことを特徴
    とする特許請求の範囲第（４）項記載のマルチプロセッ
    サシステムのプロセッサモジュール用メモリーシステム
    。 （８）　マツプと関連してオペレーティングシステＪ、
    により使用されるようにした次の命令、すなわち、マツ
    プエントリーにデータを挿入し、マツプエントリーアド
    レスおよび挿入すべきデータをパラメータとして要求す
    るためのセソＩ・マツプエントリー命令と、マツプエン
    トリーを読取り、マツプエン１−１ノーアドレスをパラ
    メータとして要求するためのリードマツプコーントリー
    命令と、マノブコニントリーの基ｔｌＲヒストリーａを
    １位置だけ右にシフトさせるためのエージマツプエント
    リー命令とを含むことを特徴とする特許請求の範囲第（
    ７）項記載のマルチプロセッサシステムのプロセッサモ
    ジュール用メモリーシステム。 （９）入出力チャンネルによるメモリーとの間のデータ
    転送をシステムデータマ・ノブを介して行うようにした
    ことを特徴とする特、ｉ′１請求の範囲第（２）項δ己
    載のマルチフ“ロセソサシステムのブロセソリーモジュ
    ール用メモリーシステム・ＯＯ）該マツプ部は、ユーザ
    ーデータマツプ、システムデータマツプ、ユーザーコー
    トマツプおよびシステムコードマツプを含み、さらに、
    アドレスセレクタおよびマツプ出力ラノチ回路を具えた
    ことを特徴とする特許請求の範囲第＋１）項記載のマル
    チプロセッサシステムのプロセ・７ザモジユール用メモ
    リーシステム。 ０υ　物理的メモリーを番号を付した複数のぺ〜シに分
    割し、各マツプにマツプ内で参照される各論理的ページ
    に対する個別のマツプエントリーを設け、さらに、各マ
    ツプエントリーに物理的ページ番号欄、基準ヒストリー
    欄、基準ヒストリービット欄、ダーティピノＩ−欄およ
    びアブセントビット欄を設けたことを特徴とする特許請
    求の範囲第（１）項記載のマルチプロセッサシステムの
    プロセッサモジュール用メモリーシステム。
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