JPS598913B2 - 記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、読み出し時と書き込み時とでワード線振幅を
異ならせる記憶装置、特にその駆動回路構成の簡略化に
関する。

メモリセルアレイでは選択したワード線と非選択のワー
ド線ではレベル差を持たせるが、このレベル差は従来は
書き込み時のマージンを確保する観点から決定するので
、読み出し時には過剰な値となるものである。

この様子を第１図乃至第３図を参照して説明すると、第
１図はメモリセルＭｏｏ・・・Ｍｎｏ・・・Ｍｏｍ・・
・ＭｎｍをｎＸｍマトリクス状に配した一般的なメモリ
セルアレイで、Ｗｏ・・・Ｗｎはワード線、Ｈｏ・・・
Ｈｎはホールド線、Ｂｏ・・・Ｂｍ、Ｂｏ・・・Ｂｍは
ビット線である。ワード線Ｗｏ・・・Ｗｎはワードドラ
イバＷＤｅ・・・ＷＤｎで選択され、ビット線対（Ｂｏ
、Ｂｏ）・・・（Ｂｍ、ＢｍはビットドライバＢＤｏ・
・・ＢＤｍで選択される。ビットドライバＢＤｏ・・・
ＢＤｍぱ定電流源ＩＢＳと共に電流スイッチ回路を構成
しておわ、Ｙアドレス電号ＶＹｏ・・・ＶＹｍにより１
列だけに電流が流される（選択される）。尤も全ての列
に電流を流す方式もある。Ｘアドレス信号Ｖｘｏ・・・
Ｖｘｎで選択されるワードドライバ゛Ｄｏ・・・ＷＤｎ
は、１つのワード線のみを゛Ｈ’’（・・イ）レベルと
し、残わを全ｂk”（ロー）レベルにする。ＳＡはセン
スアンプであわ、ピット線対（Ｂｏ、Ｂｏ）に対してけ
トランジスタＱＳＩ、ＱＳ２と共にメモリセル記憶内容
の検出、系を構成し、他のピット線対に対してぱＱｓｌ
、Ｑｓ２相当トランジスタと共に該検出系を構成する。
ＷＡはライトアンプであわ、書き込み信号ＷＥが゛Ｌ”
のときは入力ＤＩＮに従つて出力ＶＤ÷ＶＤを生じ、信
号゛モが゛Ｈ”となる読み出し時にはノ ＶＤ＝ＶＤと
する。今、ビットラインＢｏ、■ｏが選択され、更にあ
るワードラインＷｓが選択された（選択されたものを添
字Ｓ、非選択のものを添字Ｎで示す）とすると、第１図
ぱ等価的に第２図のように表わすこｊ とができる。

即ち、Ｘアドレス信号Ｖｘｓが゛Ｈ”となつて選択され
たメモリセルＭｓｏのワード線ｗｓの電位Ｖｗｓは、ワ
ードドライバ゛Ｄｓにより高く保たれる。この時、他の
Ｘアドレス信号ＶＸＮが６Ｌ１であるため残りのワード
線ＷＮの電位ＶＷＮはワードドライノ鬼０Ｎによつて低
く保たれている。この状態において、メモリセルＭｓＯ
に対する読み出し、書き込み動作を第３図を参照して説
明する。メモリスルＭｓＯ（ＭＮＯも同様）はエミツタ
検出型であり、２つの負荷抵抗ＲＬ、シヨツトキ・バリ
ア・ダイオードＳＢＤｌおよびマルチエミツタ・トラン
ジスタからなる。このマルチエミツタ・トランジスタの
ホールド線Ｈ８，ＨＮ側トランジスタ要素をＱＨｌ〜Ｑ
Ｈ４とＬ且つピツト線Ｂｌ，Ｂｌ側のそれをＱＣｌ〜Ｑ
Ｃ４とする。選択前にメモリセルＭｓＯのトランジスタ
ＱＨｌがオン、ＱＨ２がオフの状態にあるとすると、選
択時のトランジスタＱＣｌのベース電位ＶＢＳとコレク
タ電位ＶＣＳとの間には、ＶＢＳ＞Ｖｃｓの関係がある
。

こ＼で差電圧ＶＢＳ−ＶＣＳをＶＢＣＳとする。つまり
、ベース電位ＢＳはワード線電位ＶＷ８からＱＣ２の負
荷抵抗ＲＬとＱＣｌのベース電流との積で表わされる電
圧降下（これは極めて僅少である）を差引いたものであ
るのに対し、コレクタ電位ＶｃＳは、ＱＣｌのコレクタ
電流は充分大きいのでダイオードＳＢＤがオンとなつて
、ＶｃＯからＳＢＤの順方向電圧降下（これをＶＢＥと
する）を差引いたものとなり、ＶＢＳより図示の如く低
く保たれている。この状態で、ライトアンブＷＡにより
Ｖｃｓ＜ＶＤ＝ＶＤ＜ＶＢ８にすると、トランジスタＱ
ＣｌとＱＳｌ，ＱＣ２とＱＳ２は力レットスイッチを構
成しているためトランジスタＱ。ｌがオン、Ｑ８ｌがオ
フとなつてピツト線Ｂ１の電流１ＢはトランジスタＱＣ
ｌ側から供給される。同時にＶｃｓ＜ＶＤであるからト
ランジスタＱＳ２がオン、ＱＣ２はオフとなつてビツト
線Ｂ１の電流１ＢはトランジスタＱＳ２側から供給され
る。このため、センスアンプＳＡから見た電流はＩＤ＝
０、Ｉ］）ＩＢとなり、両者の差からメモリセルＭｓＯ
の情報が読み出される。これに対し、書き込み動作とし
てメモリセルＭｓＯの状態を反転させることを考えると
、これには第１にＱＯｌをオンからオフにするためＶｉ
）をコレクタ電位Ｖｃｓより下げる（約２００ｍＶ以上
）必要がある。

この目的でＶＤを低下させ始め、ＶＤ＝ＶＯＳとすると
ビツト線Ｂ１の電流１ＢはトランジスタＱＣ２とＱ８２
とを半分ずつ流れることになり、更にＶＤを低下させて
ＶＤ＜Ｖｃｓとすると遂に電流１Ｂは全てトランジスタ
ＱＣ２から流れ出し、トランジスタＱＣ２はオン、Ｑ８
２はオフとなる。この結果ＶＢＳは低下し、（第３図に
はこれは示していない）フリツプフロツプの状態は反転
し、ＶＢＳくＤとなると該ＹＤが読み出し時の電圧のま
＼でもトランジスタＱ８ｌがオン、トランジスタＱＣｌ
が，オフとなる。このメモリでは一般に書き込み時のス
ピードアツプを図るため第３図に示すようにＶ。のレベ
ルを上げるようにしているのでこのオフ一・の切換えは
更に迅速に行なわれる。この書き込み、読み出し動作で
非選択のワード線Ｎの電位ＶＷＮは、書き込み時にはＶ
ＷＮ＜ＶＤ（くＶｃｓ）でなければならない。即ち、書
き込み時に非選択のメモリセルＭＮＯのトランジスタＱ
−Ｈ４がオン状態にあるとするとそのベース電位ＶＢＮ
はほとＶＷＮに等しいが、書き込みに際してＶＤを下げ
たときＶＷＮ＞ＶＤが成立するとトランジスタＱＣ４が
オンになつてビツト線１１の電流１Ｂは該トランジスタ
ＱＣ４から供給されてしまい、トランジスタＱＣ２を充
分オンにすることができない、或いはオンにする迄の時
間が著しく長くなる。このような不都合を回避するため
、Ｖｃｓ＞ＶＤ＞ＶＷＮ々ＶＢＮが必要である。一方、
読め出し時には、勿論非選択のワード線電位ＷＮはＮ゛
Ｗｓより一定値低くなければならないが、それ程低くす
る必要はなく、ＶＤ＝ＶＤよりや＼低い程度で充分であ
る。即ち、読み出し時にＶＷＮミＶＢＮ＝ＶＤ＝ＶＤと
するとビツトラインＢ１の電流１ＢはトランジスタＱＳ
２とＱＣ４から供給されるため、センスアンプＳＡでの
電流差丁Ｄ−１Ｄが半減してしまい、セルＭｓＯの記憶
内容の読み出しが困難になるが、この不都合は非選択の
ワード線電位ＶＷＮを、ＶＤ＝ＶＤより低い値とすれば
回避できる。しかしながら、従来は非選択セルのワード
線電位は読み出し、書き込みを問わず常時一定とするの
で、必要以上に低過ぎる電圧となつていた。これは非選
択から選択への切換えつまり読み出しへの過度状態では
選択されたワード線電位の上昇が大幅であることを意味
し、この電位上昇に際しては当然ワード線漂遊容量を充
電する必要があるから該ワード線電位の上昇には時間が
か＼ることになジ、延いては読み出しスピードを低下さ
せる欠点があつた。か＼る欠点を除去するには、非選択
ワード線レベルを読み出し時と書き込み時で異ならせる
とよいが、相対的な問題であるから選択ワード線レベル
を切換えても同様目的を達することができる。

後者の一ダ１を第４図に示す。同図に示す回路はデ ．
″コータ出力Ｓ。−Ｓｎのうち１つだけがＬ（口ー）レ
ベルになつてトランジスタ（Ｔｌ，Ｔ５）をオフ、電圧
ＸをＨ（・・イ）レベルにしてワード線ＷＬＯ〜ＷＬｌ
の１っをＨレベルにする即ち選択し、ＳＯ−Ｓｎの残り
全部はＨ１従つて当該トランジスタ（Ｔｌ，Ｔ５）をオ
ン、電圧Ｖｘ従つて当該ワード線をＬレベルにするもの
である。ワード線ＷＬＯ−Ｍｌ，ｎのレベルは選択時に
は非選択時よジ高くなるが、そのレベルは第５図に示す
ように書き込み時が読み出し時よ）更に高くされる。即
ち、書き込み制御信号ＷＥは読み出し時にＨ、書き込み
時にＬになジ、ワード線例えばＷＬ，Ｏを選択する力レ
ットスイッチＴ１〜Ｔ３では読み出し時にトランジスタ
Ｔ２がオンになる。トランジスタＴ４，Ｔ５からなる力
レットスイッチではトランジスタＴ４がオンとなり、電
流源Ｘの電流は該トランジスタＴ４を流れて負荷抵抗Ｒ
ｘは通らないので電位ＸはＶＯｃに上昇しようとするが
、トランジスタＴ２がオンになることで負荷抵抗Ｒｘに
電流１ｘｗが流れ、このためＸ点の電位は第５図のよう
にＶｃＯ一ＲｘＩｘｗに下る。これは非選択時のレベル
ＶＯｃ−Ｒｘ（Ｉｘ＋Ｉｘｗ）よりは高いが、書き込み
時のレベルＶｃＯよりは低い。書き込み時にはＳＯ＝Ｌ
ｌＷＥ＝ＬとなるのでトランジスタＴ３，Ｔ４がオン、
Ｔｌ，Ｔ２，Ｔ５はオフとなるので電流１ｘ，Ｉｘｗは
いずれも抵抗Ｒｘを流れない。従つてＶＸ点の電位は最
も高い電源電圧Ｃｃとなる。向、非選択時にはＳＯ＝Ｈ
（他の非選択ワードについても同様）となつてトランジ
スタＴｌ，Ｔ５がオンになり、電流１ｘ，Ｉｘｗはいず
れも抵抗Ｒｘを流れる。このためＶｘ点の電位は第５図
の最も低いレベルになる。上述した動作によつて書き込
み時のワード線振幅を読み出し時より大とすることがで
きるが、第４図の回路は各ワードドライバに電流源１ｘ
，Ｉｘｗを設ける必要がある上、トランジスタにマルチ
エミツタ型を用いかつその素子数が多く、構成が複雑で
消費電力が大きい欠点がある。

本発明は簡単な回路構成によつて書き込み時のフワード
線振幅を読み出し時より大とし、また消費電力も少なく
て済むようにするものである。

本発明は複数のメモリセルをマトリクス配置したメモリ
セルアレイと、該メモリセルに接続される複数のワード
線と、該ワード線にそれぞれ対応して設けられ、入力さ
れる選択信号により選択されたワード線の電位を非選択
のワード線の電位より高くする駆動部及び該駆動部にそ
れぞれ対応して設けられ、選択された駆動部に非選択の
駆動部よ？高い電位の選択信号を供給するデコード部と
を有するワードドライバを有してなる記憶装置において
、選択された駆動部の該選択信号を読出し時には書込み
時よね低くする選択ワード線レベル切換回路を、該駆動
部の入力端にそれぞれ整流回路を介して共通に設け、選
択されたワード線の電位を読出し時には書込み時より低
くするようにしてなることを特徴とするが、以下図示の
実施例を参照しながらこれを詳細に説明する。本発明の
駆動回路は第４図のような論理型のみならずダイオード
マトリクス型のデコーダにも適用でき、それぞれの例を
第８図と第１１図に示す。

第６図、第７図は論理型のデコーダの概要を示す。これ
らのデコーダＤＥＣｌ，ＤＥＣ２は簡単化のためいずれ
も４入力型にしてある。デコーダＤＥＣｌは力レットス
イッチ構成のアドレスインバータＡＩＯ−ＡＩ３でアド
レス入力Ａ。−Ａ３からＡ。〜Ａ３とその反転Ａ。−Ａ
３を作成する。ＡＯ−Ａ３，ＡＯ−Ａ３の計８ビツトの
うち任意の４ビツトを組とする組合せはＡ。，Ａｌ，Ａ
２，Ａ３からＡ。，Ａｌ，Ａ２，Ａ３まで１６通りあり
、その１つの組合せを入力とする１６個のワードドライ
バＷＤＯ〜ＷＤｌ５が設けられる。ワードドライバＷＤ
ＯはＡＯ−Ａ３を各入力とするトランジスタＴＯｌ〜Ｔ
Ｏ４で構成されるノアゲート｝よびその負荷抵抗ＲＸｌ
該ノアゲートと共に力レットスイッチを構成するトラン
ジスタＴ。５卦よび定電流源１Ｘ５出力段のエミツタホ
ロワトランジスタＴｗＯからなる。

すなわち、該力レットスイッチがデコード部に、トラン
ジスタＴｗＯが駆動部に該当する。他のワードドライバ
も同様構成である。動作は周知の通シで、ＡＯ−Ａ３が
全てＬとなればトランジスタＴＯｌ〜ＴＯ４がオフとな
る。この結果Ｖｘ＝ＶＣＣとなつてワードｆ＃ＬＯは選
択レベルになる。これに対しＡＯ−Ａ３のいずれか１つ
でもＨであると負荷抵抗Ｒｘに電流１ｘが流れ、Ｖｘ＝
ＶＯＯ−ＲｘＩｘとなつてワード線ＷＬＯは非選択レベ
ルとなる。第７図の論理型デコーダＤＥＣ２はアドレス
インバータＡＩＯ−ＡＩ３の非反転および反転出力を合
成して２ビツト８通りの組合せＸＯＡｌ，ＸＯＡｌ・・
・Ａ２′Ａ３を作成する。ＫＯＡｌは八。，Ａ１が共に
ＬのときＬとなり、いずれか一方でもＨであればＨとな
るものである。ＮＯＫｌ〜Ａ２Ｋ３についても同様であ
り、これらの任意の２組をワードドライバＷＤＯ−ＷＤ
ｌ５の入力とする。ワードドライバＷＤＯ（他も同様）
は入力Ｋ。Ａｌ，Ｘ２Ａ３で制御されるトランジスタＴ
Ｏｌ，ＴＯ２、負荷抵抗ＲＸ、力レットスイッチを構成
するトランジスタＴＯ５，ＴＯ６および電流源１Ｘ、出
力段のトランジスタＴｗＯからなる。動作は第６図と同
様であり、ＡＯＡｌ，Ａ２Ａ３が共にＬでトランジスタ
Ｔ。ｌ，ＴＯ２がオフするとトランジスタＴ。６もオフ
となつてＶＸ＝ＶＣｃとなり、ワードＷ！ＷＬＯは選択
レベルとなる。

これに対しＡＯＡｌ，Ａ２Ａ３の少なくとも一方がＨで
あればトランジスタＴ。６がオンになつてｘ＝００−Ｒ
ｘＩｘとなり、ワードＷＷＬ，Ｏは非選択レベルとなる
。

第８図はか＼る論理型デコーダ（第６図を対象とするが
第７図についても同様）に適用した本発明の一実施例で
ある。

本例はデコーダ入力を一般 ト化してｎ本のワード線Ｗ
Ｌ，Ｏ−ＷＬｎを選択するようにしたもので、各ワード
ドライバＷＤＯ−ＷＤｎは所定のアドレス信号群ＡＧＯ
−ＡＧｎが与えられる。第６図の購成であＴｕＤ旧０は
ＡＯ′Ａｌ？Ａ２弓Ａ３ｌＡＧｎはＡＯ，Ａｌ，Ａ２，
Ａ３である。従つてワ一・］ドドライバＷＤＯ（他も同
様）でノアゲートを構成するトランジスタはＴ。ｌ〜Ｔ
Ｏｎｌであり、これと力レットスイッチを構成するトラ
ンジスタはＴＯＲである。これらでワードドライバのデ
コード部をなしている。各ワードドラィノ葡。｛）ｎに
負荷抵 ５抗Ｒｘ、定電流源１ｘ、駆動部としての出力
トランジスタＴｗＯを設ける点は第６図と変らないが、
本実施例では読み出し時と書き込み時のワード線振幅を
異ならせるために、ダイオードＤＯ−Ｄｎｌトランジス
タＴｌ，Ｔ２および定電流源１ＸＷからなる選択ワード
線レベル切換回路を設ける。第１および第２のトランジ
スタＴｌ，Ｔ２はエミツタ結合され、その共通エミツタ
側が電流源１ｘｗに接続される。第２のトランジスタＴ
２のペースには基準電圧ＶＲが印加され、またそのコレ
クタは適当な電位（例えばＶ。Ｏ）に接続される。これ
に対し、第１のトランジスタＴ１のベースには書き込み
制御信号ＷＥが印加され、そのコレクタはダイオードＤ
Ｏ−Ｄｎのカソードに共通に接続される。ダイオードＤ
。−Ｄｎの各アノードは、ワードドライバＷＤＯ−ＷＤ
ｎの駆動部である出力トランジスタＴＷＯ−ＴＷｎの入
力端の各Ｘ点（第８図では選択時のＶｘをＶｘｓ、非選
択時のＶｘをＶＸＮとして示してある）に接続される。
上記のように構成されたワードドライバの動作を第９図
の電圧波形図を参照して説明する。

今、ワードＷＷＬＯを選択するとすればアドレス信号群
ＡＧＯは全てＬとなるのに対し、他のアドレス信号群（
ＡＧｎで代表する）は少なくともそのいずれか１ビツト
がＨである。このためワードドライバＷＤｎではトラン
ジスタＴｎｌ〜Ｔｎｎｌの少なくとも１っがオンになり
、負荷抵抗Ｒｘに電流１ｘが流れるのでＶｘＮ：ＶＯＯ
−ＲｘＩｘとなる。この結果非選択ワード線ＷＬｎは最
も低い非選択レベルに保たれる。これに対しワードドラ
イバＷＤＯではトランジスタＴ。ｌ〜ＴＯｍがすべてオ
フになるのでＶｘｓはＩｘでない要因で決定される。つ
まう、読み出し時（８）には書き込み制御信号ＷＥがＨ
となるのでトランジスタＴ１がオンとなつて電流１ＸＷ
が０ｃ−Ｒｘ−Ｘｓ′−ＤＯ−Ｔ１の経路で流れ、Ｖｘ
ｓ＝Ｖｃｃ−ＲｘＩｘｗ（中間値）となる。ダイオード
ＤＯ−Ｄｎは力レットスイッチを構成するので、Ｉｘｗ
はＶｘ点の最も高いところから流れる。従つて、Ｉｘ＞
ＩｘｗとしておけばＸｓ＞ＶＸＮとなるのでＤｗはワー
ドドライバＷＤＯの負荷抵抗Ｒｘにのみ流れる。これに
対し書き込み時ｗにはＷＥ：Ｌとなるのでトランジスタ
Ｔ１はオフとなわ電流１ｘｗはトランジスタＴ２側を流
れる、つまりいずれの負荷抵抗ＲＸにも流れない。この
ためワードドライバＷＤＯの抵抗ＲｘにはＩｘ．Ｉｘｗ
共に流れないのでＶｘｓ＝Ｖｃｃ（最大値）となる。か
くして得られたワード線振幅の変化は第５図と同様の特
性を示すが、本発明ではダイオードＤＯ〜ＤＯでカレン
ト，スイツチを構成して、電流源１ｘｗおよびトランジ
スタＴｌ，Ｔ２を全てのワードドライバに共通に使用し
ているので第４図に比し著しく回路構成が簡単であり、
高集積化が可能になる。マルチエミツタ型トランジスタ
などは使用していないのでパターンも簡略化され、使用
電流源が少ないので消費電力も少しになる。第１０図は
ダイオードマトリクス型の一般的な４入力デコーダＤＥ
Ｃ３を示すもので、第１１図はそれに適用した本発明の
他の実施例である。

デコーダＤＥＣ３は一方のトランジスタにアドレス信号
ＡＯ，Ａｌ・・・を、他方のトランジスタに基準電圧Ｖ
Ｒを入力される力レットスイッチＣＳＯ−ＣＳ３により
信号ＡＯ−Ａ３およびその反転Ａ。−Ａ３を作り、これ
ら８個の信号ＡＯ−Ａ３のうちの任意４つを選択する組
合せの全てを含むようにダイオードマトリクスＤＭ（１
つだけを示してある）の４個のダイオードを信号Ａ。−
Ａ３印加母線に接続する。これらダイオードマトリクス
ＤＭがワードドライバのデコード部に該当する。これら
のダイオードマトリクスＤＭのうち全てのダイオードが
オフとなつたものが選択されたダイオードマトリクスで
あり、それを含むワードドライバＷＤＯ〜０１５の出力
がＨレベルとなり該当するワード線ＷＬ，Ｏ−ＷＬｌ５
を選択レベルにする。ダイオードの１つでもオンになる
と抵抗Ｒｘによる電圧降下が生じ、ＶｘはＬになる。こ
の結果対応するワード線は非選択レベルになる。か＼る
ダイオードマトリクスをマルチエミツタトランジスタに
置き換えてもよい。第１１図はその例でＴＭＯ−ＴＭｎ
がダイオードマトリクスＤＭに相当するマルチエミツタ
トランジスタである。同図は第１０図を更に一般化した
ものであるが、ＶＸ点に付加接続される選択ワード線レ
ベル切換回路の構成は第８図と全く同様である。従つて
その動作特性も第９図と同様になるので詳細な説明は省
略する。上記の実施例では、トランジスタＴｌ，Ｔ２｝
よび定電流源１ＸＷよりなる力レットスイッチにより選
択ワード線レベル切換回路を構成したが、他の回路でも
同じ目的が達成される。

第１２図は論理的デコーダに適用した本発明の他の実施
例であり、ダイオードＤ。

−Ｄｎ及びＤ′トランジスタＴ３，Ｔ４，Ｔ５及び抵抗
Ｒｌ，Ｒ２，Ｒ３からなる選択ワード線レベル切換回路
が設けてある。各素子の接続は図示する通りで、トラン
ジスタＴ３のコレクタと抵抗Ｒ２は適当な電位（例えば
ＶｃＣ）に、又ダイオードＤ′、トランジスタＴ４のエ
ミツタ及び抵抗Ｒは低い電位にそれぞれ接続される。そ
してトランジスタＴ３のベースには書き込み制御信号Ｗ
Ｅが印加される。この様に構成することによＶ１読み出
し時（８）には書き込み制御信号ＷＥがＨとなるので、
トランジスタＴ３がオンさらにトランジスタＴ５がオン
となり、電流がＶｃｃ−Ｒｘ−Ｖｘｓ−ＤＯ−Ｔ５一Ｒ
３の経路で流れてＶｘｓを中間値にする。これに対し書
き込み時ｗにはＷＥがＬとなるのでトランジスタＴ３，
Ｔ５がオフとなりいずれのダイオードＤＯ・・・Ｄｎに
も流れず、Ｖｘｓ＝Ｖｃｃ（最大値）となる。もちろん
本実施例はダイオードマトリクス型のデコーダにも適用
できる。第１３図はさらに別の実施例で、論理型デコー
ダに適用している。

本実施例は、ダイオードＤ。〜ＤＯ、トランジスタＴ６
及び定電流源１ｘｗからなる選択ワード線レベル切換回
路が設けてあり、接続は図示の通りで、トランジスタＴ
６のベースには前述の実施例の書き込み制御信号ＷＥの
逆のレベルつまりＷＥを印加する。そして、読み出し時
（代）にはＷＥがＬとなりトランジスタＴ６がオフして
、電流１ＸＷ／）ＳＶＸ点の最も高いところから流れる
。又書き込み時ｗにはＷＥが十分高いＨとなり、電流１
ＸＷはオンしているトランジスタＴ６を流れる。もちろ
ん本実施例もダイオードマトリクス型のデコーダにも適
用できる。以上述べたように本発明によれば、ワード線
振幅を書き込み時と読み出し時とで異ならせる回路、特
に非選択ワード線電位を一定としたま＼で書き込み時の
選択ワード線電位を読み出し時より高めて高速読み出し
及び確実な書き込みを行なうメモリセルアレイの駆動回
路を簡単な回路構成で実現できる。

このため素子数の低下に伴ない高集積化、或いはパター
ンの簡略化が可能であると共に、電流源の減少により低
消費電力化が可能となる利点がある。

【図面の簡単な説明】

第１図はスタテイツク型ＲＡＭの一例を示す概略構成図
、第２図は第１図のセルアレイの一部を詳細に示す回路
図、第３図は第２図における各部電位関係の説明図、第
４図は読み出し時と書き込み時でワード線振幅を異なら
せる従来の駆動回路の一汐１を示す回路図、第５図はそ
の動作波形図、第６図および第７図は論理型デコーダの
異なる例を示す構成図、第８図は論理型デコーダに適用
した本発明の一実施例を示す回路図、第９図はその動作
波形図、第１０図はダイオードマトリデコーダの一例を
示す構成図、第１１図はート叫りクズ型デコーダに適用
した本発明実施例を示す回路図、第１２図｝よび第１本
発明の他の実施例を示す回路図である。 図中、ＷＤＯ−ＷＤｎはワードドライバ、Ｗ１，ｎはワ
ード線、Ｒｘは負荷抵抗、ＩｘＷツＴｌＴ２，ＤＯ−Ｄ
ｎは選択ワード線レベル切換回路）構成する抵抗、第１
，第２のトランジスタおよζダイオード、さらにＴ３，
Ｔ４，Ｔ５及びＴ６はランジスタ、Ｒｌ，Ｒ２，Ｒ３は
抵抗、Ｄ／はダオードである。

Claims (1)

【特許請求の範囲】
1. １ 複数のメモリセルをマトリクス配置したメモリセル
   アレイと、該メモリセルに接続される複数のワード線と
   、該ワード線にそれぞれ対応して設けられ、入力される
   選択信号により選択されたワード線の電位を非選択のワ
   ード線の電位より高くする駆動部と、該駆動部にそれぞ
   れ対応して設けられ、選択された駆動部に非選択の駆動
   部より高い電位の選択信号を供給するデコード部とを有
   するワードドライバを有してなる記憶装置において、選
   択された駆動部の該選択信号を読出し時には書込み時よ
   り低くする選択ワード線レベル切換回路を、該駆動部の
   入力端にそれぞれ整流回路を介して共通に設け、選択さ
   れたワード線の電位を読出し時には書込み時より低くす
   るようにしてなることを特徴とする記憶装置。