JPS5980034A - フレ−ム同期方式 - Google Patents
フレ−ム同期方式Info
- Publication number
- JPS5980034A JPS5980034A JP19039382A JP19039382A JPS5980034A JP S5980034 A JPS5980034 A JP S5980034A JP 19039382 A JP19039382 A JP 19039382A JP 19039382 A JP19039382 A JP 19039382A JP S5980034 A JPS5980034 A JP S5980034A
- Authority
- JP
- Japan
- Prior art keywords
- speed
- reg
- synchronization
- constitution
- low
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000926 separation method Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 239000000284 extract Substances 0.000 claims 2
- 239000003599 detergent Substances 0.000 abstract 2
- 238000001514 detection method Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 238000005191 phase separation Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａ）発明の技術分野
本発明は同期フラグ又は同期パターンを用いてデータの
通信を行う装置に関するものである。
通信を行う装置に関するものである。
（ｂｌ従来技術と問題点
従来のフレーム同期方式では、送信側ではフレーム・フ
ォーマツＩ・上の同期フラグ又は同期パターン領域中に
同期フラグ又は同期パターンを挿入して送出し、受信側
で此れを受信して同期検出を行なっていた。此の方式で
は、更に多重化する場合、 ■上位多重部で同期パターンを附加し、上位と下位の同
期パターンを共に送出する方式 ■上位多重部で一度に多重を行なう方式の三方式が考え
られるが、前者、後者共同期フラグ又は同期パターンは
上位の伝送路の速度で検出する必要があり、伝送路の高
速度化により、検出回路も高速度化しなければならない
と云う欠点がある。
ォーマツＩ・上の同期フラグ又は同期パターン領域中に
同期フラグ又は同期パターンを挿入して送出し、受信側
で此れを受信して同期検出を行なっていた。此の方式で
は、更に多重化する場合、 ■上位多重部で同期パターンを附加し、上位と下位の同
期パターンを共に送出する方式 ■上位多重部で一度に多重を行なう方式の三方式が考え
られるが、前者、後者共同期フラグ又は同期パターンは
上位の伝送路の速度で検出する必要があり、伝送路の高
速度化により、検出回路も高速度化しなければならない
と云う欠点がある。
（Ｃ１発明の目的
本発明の目的は伝送路の高速度化に伴い、高速度化する
傾向のある同期検出部を伝送路速度に対し、１ ／ ｎ
の速度（ｎは多重度を示す数字）で行なえる方式を提供
し、更に低速度の同期回路が其の侭高速伝送路にも適用
可能とすることにより、伝送路の低速度から高速度への
グレード・アンプを容易に且つ低価格で実現することを
可能にすることである。
傾向のある同期検出部を伝送路速度に対し、１ ／ ｎ
の速度（ｎは多重度を示す数字）で行なえる方式を提供
し、更に低速度の同期回路が其の侭高速伝送路にも適用
可能とすることにより、伝送路の低速度から高速度への
グレード・アンプを容易に且つ低価格で実現することを
可能にすることである。
（ｄ）発明の構成
上記の目的は本発明によれば、同期信号を含む複数の低
次群の信号を時分割多重化して伝送し、受信側では受信
データから同期信号を抽出することによって受信データ
に同期してデータを分離する通信方式に於いて、受信側
には高速の分離部と低速の分離部とを設け、該高速の分
離部により受信データを並列信号に変換し、該低速の分
離部に於いて該並列データから該同期信号を抽出する様
にしたフレーム同期方式を提供することにより達成され
る。
次群の信号を時分割多重化して伝送し、受信側では受信
データから同期信号を抽出することによって受信データ
に同期してデータを分離する通信方式に於いて、受信側
には高速の分離部と低速の分離部とを設け、該高速の分
離部により受信データを並列信号に変換し、該低速の分
離部に於いて該並列データから該同期信号を抽出する様
にしたフレーム同期方式を提供することにより達成され
る。
（Ｑ１発明の実施例
本発明は低速度の多重分離部で、高速度の伝送路及び多
重分離部を制御する手段として、フレーム・フォーマン
ト上の同期フラグ又は同期パターンを低速度の多重分離
部の速度で送出し、同期検出を高速度の多重分離部で行
なわず、低速度の多重分離部で行なう様にしたものであ
る。
重分離部を制御する手段として、フレーム・フォーマン
ト上の同期フラグ又は同期パターンを低速度の多重分離
部の速度で送出し、同期検出を高速度の多重分離部で行
なわず、低速度の多重分離部で行なう様にしたものであ
る。
以下本発明の詳細を図面により説明する。
ｉ １１Ｈ＋は８Ｍｂｐｓ（低速）のフレーム・フォー
マツ１−であり、Ｆはフレーム・パターン、Ｄはデータ
を示す。
マツ１−であり、Ｆはフレーム・パターン、Ｄはデータ
を示す。
第１図に示す３ Ｍ ｂ ｐ ｓのフレーム・フォーマ
、７トから判る様にフレーム・パターン領域には、夫々
７１／−ム・パターンが乗っており、受信側ではこのパ
ターンにより同期の確立を行なう。
、７トから判る様にフレーム・パターン領域には、夫々
７１／−ム・パターンが乗っており、受信側ではこのパ
ターンにより同期の確立を行なう。
第２図は３Ｍｂｐｓ（低速）から３２Ｍｂｐｓ （高速
）へと多重化した時の本発明を適用した場合のフレーム
・フォーマットを示し、Ｄはデータを表す。
）へと多重化した時の本発明を適用した場合のフレーム
・フォーマットを示し、Ｄはデータを表す。
第２図に示すフレーム・パターン領域の内、斜線部のみ
フレーム・パターンが乗っていて、このパターンは第１
図に示す３ Ｍ ｂ ｐ ｓのフレーム・パターンと一
致している。
フレーム・パターンが乗っていて、このパターンは第１
図に示す３ Ｍ ｂ ｐ ｓのフレーム・パターンと一
致している。
第３図は本発明による受信部のブロック図である。
図中Ｍｕｘｌは上位多重分離部、Ｍ ｕ ｘ ２は下位
多重分離部、Ｓ、ＲＥＧはシフト・レジスター、Ｃ０Ｕ
ＮＴはカウンター、ＤＥＣはデコーダー、ＴＩＭＥＲは
タイマー発生部、ＰＥＧはレジスター、５ＹＮ−ＤＥＴ
は同期検出器である。
多重分離部、Ｓ、ＲＥＧはシフト・レジスター、Ｃ０Ｕ
ＮＴはカウンター、ＤＥＣはデコーダー、ＴＩＭＥＲは
タイマー発生部、ＰＥＧはレジスター、５ＹＮ−ＤＥＴ
は同期検出器である。
第３図に於いて、上位多重分離部（Ｍｕｘｌ）に於いて
は、３２ Ｍ ｂ ｐ ｓの信号をシフト・レジスター
Ｓ、ＲＥＧに印加する。シフト・レジスターＳ、ＲＥＧ
に於いて３２ Ｍ ｂ ｐ ｓの信号は直列→並列変換
される。一方二進二桁のカウンターＣ０ＵＮＴは例えば
０を表示しているとすれば、此の出力をデコーダーＤＥ
Ｃに入力しコード化されてタイマー発生部ＴＩＭＥＲに
印加する。タイマー発生部ＴＩＭＥＲはデコーダーＤＥ
Ｃの信号と３２ Ｍ ｂ ｐ ｓクロックを分周した信
号より相分離クロックを発生し、レジスターＲＥＧに入
力する。
は、３２ Ｍ ｂ ｐ ｓの信号をシフト・レジスター
Ｓ、ＲＥＧに印加する。シフト・レジスターＳ、ＲＥＧ
に於いて３２ Ｍ ｂ ｐ ｓの信号は直列→並列変換
される。一方二進二桁のカウンターＣ０ＵＮＴは例えば
０を表示しているとすれば、此の出力をデコーダーＤＥ
Ｃに入力しコード化されてタイマー発生部ＴＩＭＥＲに
印加する。タイマー発生部ＴＩＭＥＲはデコーダーＤＥ
Ｃの信号と３２ Ｍ ｂ ｐ ｓクロックを分周した信
号より相分離クロックを発生し、レジスターＲＥＧに入
力する。
レジスターＲＥＧは相分離クロックの位相によりデータ
の打ち抜き位置が変化するもので、０相（＃０）から３
相（＃３）までをシフトすることが出来る。今レジスタ
ーＲＥＧが０相（＃０）を指定しているとすれば、これ
を受けて下位多重分離部（Ｍｕｘ２）に於いては、０相
（＃Ｏ）の信号のみを同期検出器５ＹＮ−ＤＥＴに加え
て、同期検出を行い、一定期間中に同期ヰ★出が出来な
ければ上部多重分離部（Ｍｕｘｌ）に対して同期断信号
を送出する。
の打ち抜き位置が変化するもので、０相（＃０）から３
相（＃３）までをシフトすることが出来る。今レジスタ
ーＲＥＧが０相（＃０）を指定しているとすれば、これ
を受けて下位多重分離部（Ｍｕｘ２）に於いては、０相
（＃Ｏ）の信号のみを同期検出器５ＹＮ−ＤＥＴに加え
て、同期検出を行い、一定期間中に同期ヰ★出が出来な
ければ上部多重分離部（Ｍｕｘｌ）に対して同期断信号
を送出する。
上位多重分離部（Ｍｕｘｌ）は同期断信号を受信すると
、次は１相（＃１）のみを対応する同期検出器５ＹＮ−
ＤＥＴに送出する。即ち上位多重分離部（Ｍｕｘｌ）は
同期断信号を受信すると、二進二桁のカウンターＣ０Ｕ
ＮＴを０より１の状態に進める。以下前と同様にレジス
ターＲＥＧに相分離クロックを送出し１相（＃１）のみ
を同期検出器５ＹＮ−ＤＥＴ）こ加えて、同期検出を行
い、一定期間中に同期検出が出来なければ上部多重分離
部（Ｍｕｘｌ）に対して同期断信号を送出する。
、次は１相（＃１）のみを対応する同期検出器５ＹＮ−
ＤＥＴに送出する。即ち上位多重分離部（Ｍｕｘｌ）は
同期断信号を受信すると、二進二桁のカウンターＣ０Ｕ
ＮＴを０より１の状態に進める。以下前と同様にレジス
ターＲＥＧに相分離クロックを送出し１相（＃１）のみ
を同期検出器５ＹＮ−ＤＥＴ）こ加えて、同期検出を行
い、一定期間中に同期検出が出来なければ上部多重分離
部（Ｍｕｘｌ）に対して同期断信号を送出する。
此の様にして０相−１相、１相−２相、２相−３相、３
相−〇相と順次送出する。上位多重分離部（Ｍｕｘｌ）
と下位多重分離部（Ｍｕｘ２）は此の動作を繰り返し実
施し、同期の検出された所で安定する。
相−〇相と順次送出する。上位多重分離部（Ｍｕｘｌ）
と下位多重分離部（Ｍｕｘ２）は此の動作を繰り返し実
施し、同期の検出された所で安定する。
此の方式では、上位多重分離部（Ｍｕｘｌ＞の機能は３
２ Ｍ ｂ ｐ ｓ−８Ｍ ｂ ｐ ｓの変換をするだ
けであり、下位多重分離部（Ｍｕｘ２）は今迄と同じ８
Ｍ ｂ ｐ ｓの同期検出が出来るので、回路構成が
簡単に出来、下位多重分離部（ＭＩＪＸ２＞のみでも動
作することが出来るので、８ Ｍ ｂ ｐ ｓの機器を
３２Ｍ ｂ ｐ ｓの機器にグレート・アップすること
が可能である。
２ Ｍ ｂ ｐ ｓ−８Ｍ ｂ ｐ ｓの変換をするだ
けであり、下位多重分離部（Ｍｕｘ２）は今迄と同じ８
Ｍ ｂ ｐ ｓの同期検出が出来るので、回路構成が
簡単に出来、下位多重分離部（ＭＩＪＸ２＞のみでも動
作することが出来るので、８ Ｍ ｂ ｐ ｓの機器を
３２Ｍ ｂ ｐ ｓの機器にグレート・アップすること
が可能である。
ｆｆ１発明の効果
以上詳細に説明したように本発明によれば、同期検出回
路を低速度に出来るので、回路構成が簡単にすることが
出来る上、低速度の多重分離部により高速度の多重分離
部を制御する為、更に高次の多重化の構成が大変容易に
なると云う大きい効果がある。
路を低速度に出来るので、回路構成が簡単にすることが
出来る上、低速度の多重分離部により高速度の多重分離
部を制御する為、更に高次の多重化の構成が大変容易に
なると云う大きい効果がある。
第１図は８Ｍｂｐｓのフレーム・フォーマントである。
第２図は８Ｍ ｂ ｐ ｓから３２Ｍｂｐｓへと多重化
した時の本発明を適用した場合のフレーム・フォーマッ
トを示す。 第３図は本発明による受信部のブロック図である。 図中Ｍ ｕ ｘ １は上位多重分離部、Ｍ ｕ ｘ ２
は下位多重分離部、Ｓ、、ＲＥＧはシフ］・・レジスタ
ー、Ｃ０ＵＮＴはカウンター、ＤＥＣはデコーダー、Ｔ
ＩＭＥＲはタイマー発生部、ＲＥＧはレジスター、ＳＹ
Ｎ −ＤＥＴは同期検出器である。
した時の本発明を適用した場合のフレーム・フォーマッ
トを示す。 第３図は本発明による受信部のブロック図である。 図中Ｍ ｕ ｘ １は上位多重分離部、Ｍ ｕ ｘ ２
は下位多重分離部、Ｓ、、ＲＥＧはシフ］・・レジスタ
ー、Ｃ０ＵＮＴはカウンター、ＤＥＣはデコーダー、Ｔ
ＩＭＥＲはタイマー発生部、ＲＥＧはレジスター、ＳＹ
Ｎ −ＤＥＴは同期検出器である。
Claims (1)
- 同期信号を含む複数の低次群の信号を時分割多重化して
伝送し、受信側では受信データから同期信号を抽出する
ことによって受信データに同期してデータを分離する通
信方式に於いて、受信側には高速の分離部と低速の分離
部とを設け、該高速の分離部により受信データを並列信
号に変換し、該低速の分離部に於いて該並列データから
該同期信号を抽出する様にしたフレーム同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19039382A JPS5980034A (ja) | 1982-10-29 | 1982-10-29 | フレ−ム同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19039382A JPS5980034A (ja) | 1982-10-29 | 1982-10-29 | フレ−ム同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5980034A true JPS5980034A (ja) | 1984-05-09 |
Family
ID=16257406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19039382A Pending JPS5980034A (ja) | 1982-10-29 | 1982-10-29 | フレ−ム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5980034A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284635A (ja) * | 1985-10-09 | 1987-04-18 | Nec Corp | フレ−ム同期回路 |
| EP0285158A2 (en) * | 1987-03-31 | 1988-10-05 | Fujitsu Limited | Frame synchronizing apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011517A (ja) * | 1973-05-31 | 1975-02-06 | ||
| JPS5718144A (en) * | 1980-05-19 | 1982-01-29 | Siemens Ag | Synchronizer for time division multiplexter |
-
1982
- 1982-10-29 JP JP19039382A patent/JPS5980034A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011517A (ja) * | 1973-05-31 | 1975-02-06 | ||
| JPS5718144A (en) * | 1980-05-19 | 1982-01-29 | Siemens Ag | Synchronizer for time division multiplexter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284635A (ja) * | 1985-10-09 | 1987-04-18 | Nec Corp | フレ−ム同期回路 |
| EP0285158A2 (en) * | 1987-03-31 | 1988-10-05 | Fujitsu Limited | Frame synchronizing apparatus |
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