JPS5975708A - 緩衝増幅器 - Google Patents
緩衝増幅器Info
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- JPS5975708A JPS5975708A JP57177692A JP17769282A JPS5975708A JP S5975708 A JPS5975708 A JP S5975708A JP 57177692 A JP57177692 A JP 57177692A JP 17769282 A JP17769282 A JP 17769282A JP S5975708 A JPS5975708 A JP S5975708A
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- 230000005669 field effect Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は緩挿ｉ増幅器、特にオシロスコープ等に用いて
好適な直流結合の高インピーダンス入力段増幅器に関す
る。
好適な直流結合の高インピーダンス入力段増幅器に関す
る。
緩衝増幅器は種々の電子機器に広く利用されている。例
えば、オシロスコープ等の広帯域アナログ測定試験装置
は、高入力インピーダンス、高安定性、及び直流結合の
広帯域入力段増幅器等を必要とする。本明細書において
、緩衝増幅器とは、高入力インピーダンス及び低出力イ
ンピータンスを有する増幅器を意味する。
えば、オシロスコープ等の広帯域アナログ測定試験装置
は、高入力インピーダンス、高安定性、及び直流結合の
広帯域入力段増幅器等を必要とする。本明細書において
、緩衝増幅器とは、高入力インピーダンス及び低出力イ
ンピータンスを有する増幅器を意味する。
この目的のための緩衝増幅器は、エミッタ・ホロア出力
段の前段に、入力段として直流結合のソース・ホロアの
電界効果型トランジスタ（ＦＥＴ）を有する。このよう
な従来の緩衝増幅器の一例を第１図に示す。ソース・ホ
ロアＦＥＴ ｌ ４（７）ゲートは、入力端子１０に直
流結合すると共に通常オフ状態のクランプΦダイオード
１１を介して負電圧源にも接続している。ＦＥＴ１４の
ドレインは正電圧源に接続し、ソースは、抵抗器２ｏ及
びコンデンサ２２の並列回路を介して、ＦＥＴ １６及
びソース抵抗器２４から成る定電流源に接続している。
段の前段に、入力段として直流結合のソース・ホロアの
電界効果型トランジスタ（ＦＥＴ）を有する。このよう
な従来の緩衝増幅器の一例を第１図に示す。ソース・ホ
ロアＦＥＴ ｌ ４（７）ゲートは、入力端子１０に直
流結合すると共に通常オフ状態のクランプΦダイオード
１１を介して負電圧源にも接続している。ＦＥＴ１４の
ドレインは正電圧源に接続し、ソースは、抵抗器２ｏ及
びコンデンサ２２の並列回路を介して、ＦＥＴ １６及
びソース抵抗器２４から成る定電流源に接続している。
エミッタΦホロアートランジスタ１８のベースはＦＥＴ
１６のドレインに直結し、トうンジスタ１８のエミッタ
は出力端子１２に直結すると共に抵抗器３０を介して正
電圧源に接続し、ｌ・ランジスタ１８のコレクタは負電
圧源に接続している。入力端子１０及びアース間に設け
た抵抗器１５は、増幅器の入力抵抗値を決めるためのも
のである。
１６のドレインに直結し、トうンジスタ１８のエミッタ
は出力端子１２に直結すると共に抵抗器３０を介して正
電圧源に接続し、ｌ・ランジスタ１８のコレクタは負電
圧源に接続している。入力端子１０及びアース間に設け
た抵抗器１５は、増幅器の入力抵抗値を決めるためのも
のである。
回路素子のパラメータを適当に選択すれば、入力端子１
０に信号が印加されない状態（即ち、ＦＥＴ１４のゲー
ト電圧は零の状態）において、ＦＥＴ１４及び１６の両
方を同一直流レベルで動作させることができる。つまり
、ＦＥＴ１６のドレイン電圧をＦＥＴ １４のゲート電
圧に略等しくし、抵抗器２０及び２４の抵抗値を等しく
する。
０に信号が印加されない状態（即ち、ＦＥＴ１４のゲー
ト電圧は零の状態）において、ＦＥＴ１４及び１６の両
方を同一直流レベルで動作させることができる。つまり
、ＦＥＴ１６のドレイン電圧をＦＥＴ １４のゲート電
圧に略等しくし、抵抗器２０及び２４の抵抗値を等しく
する。
この場合、ＦＥＴ１４及び１６のゲート・ソース電圧及
びドレイン電流は等しいので、エミッタｅホロア・トラ
ンジスタ１８のベース電圧は略零である。ＦＥＴ１６は
ＦＥＴ１４の温度補償用であるか、この目的のためには
、ＦＥＴ１４及び１６は上限遮断周波数が高くしかも特
性の揃ったＦＥＴである必要があり、高価という問題が
ある。
びドレイン電流は等しいので、エミッタｅホロア・トラ
ンジスタ１８のベース電圧は略零である。ＦＥＴ１６は
ＦＥＴ１４の温度補償用であるか、この目的のためには
、ＦＥＴ１４及び１６は上限遮断周波数が高くしかも特
性の揃ったＦＥＴである必要があり、高価という問題が
ある。
ＦＥＴ１４のゲートに印加される入力電圧が増加すると
、ＦＥＴ１４のソース電流がＦＥＴ１６の一定ドレイン
電流を超え、差の電流がトランジスタ１８のベースに流
入する。したがって、Ｉ・ランジスタ１８のエミッタ電
流が減少して、出力端子１２に現れる出力電圧が一ヒ昇
する。一方、入力電圧か負になると、Ｆ Ｅ Ｔ １．
４のソース電流がＦＥＴ１６の一定ドレイン電流以下に
なるので、差の電流によってトランジスタ１８のベース
及びエミッタ電液が増加し、出力端子１２には負の電圧
が現われる。
、ＦＥＴ１４のソース電流がＦＥＴ１６の一定ドレイン
電流を超え、差の電流がトランジスタ１８のベースに流
入する。したがって、Ｉ・ランジスタ１８のエミッタ電
流が減少して、出力端子１２に現れる出力電圧が一ヒ昇
する。一方、入力電圧か負になると、Ｆ Ｅ Ｔ １．
４のソース電流がＦＥＴ１６の一定ドレイン電流以下に
なるので、差の電流によってトランジスタ１８のベース
及びエミッタ電液が増加し、出力端子１２には負の電圧
が現われる。
第１図に示した従来例では、ＦＥＴ１４及び１６用とし
て、広動作領域に渡って完全に特性の揃った１対のＦＥ
Ｔを得るのは困難であり、しかも、このようなＦＥＴは
高価という問題がある。
て、広動作領域に渡って完全に特性の揃った１対のＦＥ
Ｔを得るのは困難であり、しかも、このようなＦＥＴは
高価という問題がある。
更に、第１図の従来例では、トランジスタ１８のΔＶＩ
Ｅ ／ΔＴによる電圧ドリフトの問題もある。
Ｅ ／ΔＴによる電圧ドリフトの問題もある。
第２図は、第１図の回路の問題のいくつかを克服した従
来の緩衝増幅器の回路図である。第１図と第２図の回路
の大きな相違点は、第２図の回路では、ＦＥＴ１６のソ
ース回路に、ダイオード接続のトランジスタ３２を用い
たことである。抵抗器３４を介してベース及びコレクタ
を接続したトランジスタ３２は、エミッタΦホロア・ト
ランジスタ１８’と共に、特性の揃ったバイポーラ舎ト
ランジスタ対を構成する。第２図の回路の動作は、第１
図の回路と略同様であるが、ダイオード接続のトランジ
スタ３２はトランジスタ１８’の温度補償用として動作
する。即ち、周囲温度が上昇してトランジスタ１８’の
ｖＢＥが１威少すると、トランジスタ３２のＶＢＥも減
少するのでＦＥＴ１６のドレイン電流が増加し、トラン
ジスタ１８′のベース電圧は、出力端子１２の出力電圧
を一定にＭＥ持するように低下する。したがって、出力
電圧は、特性の揃ったＦＥＴ対１４及び１６、及び特性
の揃ったバイポーラ舎トランジスタ対１８’及び３２の
使用によって、略一定に維持される。
来の緩衝増幅器の回路図である。第１図と第２図の回路
の大きな相違点は、第２図の回路では、ＦＥＴ１６のソ
ース回路に、ダイオード接続のトランジスタ３２を用い
たことである。抵抗器３４を介してベース及びコレクタ
を接続したトランジスタ３２は、エミッタΦホロア・ト
ランジスタ１８’と共に、特性の揃ったバイポーラ舎ト
ランジスタ対を構成する。第２図の回路の動作は、第１
図の回路と略同様であるが、ダイオード接続のトランジ
スタ３２はトランジスタ１８’の温度補償用として動作
する。即ち、周囲温度が上昇してトランジスタ１８’の
ｖＢＥが１威少すると、トランジスタ３２のＶＢＥも減
少するのでＦＥＴ１６のドレイン電流が増加し、トラン
ジスタ１８′のベース電圧は、出力端子１２の出力電圧
を一定にＭＥ持するように低下する。したがって、出力
電圧は、特性の揃ったＦＥＴ対１４及び１６、及び特性
の揃ったバイポーラ舎トランジスタ対１８’及び３２の
使用によって、略一定に維持される。
抵抗器３４の抵抗値は、温度補償を良好にするため、ト
ランジスタ３２及び１８′が等しいバイアス・レベルで
動作するように、選択される。
ランジスタ３２及び１８′が等しいバイアス・レベルで
動作するように、選択される。
ところで、第２図の従来回路は、特性の揃ったバイポー
ラ・トランジスタ１８′及び３２を必要とするので、第
１図の回路よりも高価という欠点がある。
ラ・トランジスタ１８′及び３２を必要とするので、第
１図の回路よりも高価という欠点がある。
したがって、本発明の目的は、上述の従来の緩衝増幅器
に比較し、構成が筒車で杜つ安価な緩衝増幅器を提供す
ることである。
に比較し、構成が筒車で杜つ安価な緩衝増幅器を提供す
ることである。
本発明の他の目的は、内部発生の低周波歪の自己修正機
能を有する緩衝増幅器を提供することである。
能を有する緩衝増幅器を提供することである。
本発明の更に他の目的は、従来例に比べ、直流の安定性
において特に優れた広帯域緩衝増幅器を提供することで
ある。
において特に優れた広帯域緩衝増幅器を提供することで
ある。
本発明の特徴は、１個のソース・ホロアＦＥＴ、１対の
バイポーラ・トランジスタ（特性が揃っている必要なし
）、及び差動演算増幅器を使用していることである。上
記の１対のバイポーラ・トランジスタの一方は、出力段
のソース・ホロアＦＥＴのソースと直列接続°２、他の
バイポーラ・トランジスタは出力段のエミッタ・ホロア
・トランジスタとして使用される。演算差動増幅器は、
入力及び出力信号の一部分を比較して増幅器で発生する
低周波数歪を除去或いは修正し、修正用の閉回路（ルー
プ）は自動的に直流出力レベルを一定に維持する。
バイポーラ・トランジスタ（特性が揃っている必要なし
）、及び差動演算増幅器を使用していることである。上
記の１対のバイポーラ・トランジスタの一方は、出力段
のソース・ホロアＦＥＴのソースと直列接続°２、他の
バイポーラ・トランジスタは出力段のエミッタ・ホロア
・トランジスタとして使用される。演算差動増幅器は、
入力及び出力信号の一部分を比較して増幅器で発生する
低周波数歪を除去或いは修正し、修正用の閉回路（ルー
プ）は自動的に直流出力レベルを一定に維持する。
次に、第３図乃至第５図を参照して、本発明の詳細な説
明する。第３図は、本発明の好適な一実施例の簡単な回
路図である。ＦＥＴ ｌ ４のゲート及びドレインは夫
々入力端子１０及び正電圧源に接続し、ソースは、バイ
ポーラ・トランジスタ３８及び抵抗器４８から成る定電
流源を介して、負電圧源に接続している。ＦＥＴ１４の
ソースは更にトランジスタ１８のベースに接続し、トラ
ンジスタ１８のエミッタは出力端子１２に接続している
。抵抗器Ｒ１及びＲ２と可変コンデンサＣ１から成る入
力分圧器４０は、入力端子ｌＯ及び基準電圧源（アース
）の間に設けられている。入力分圧器４０は、入力浮離
静電容量Ｃ２を有する広帯域抵抗分圧器として機能する
外に、回路全体の入力抵抗（ＬＭΩ）でもある。周知の
ように、コンデンサＣ１の静電容量は、 Ｒ１−Ｃ１＝Ｒ２・Ｃ２ （Ｒ１及びＲ２は夫々抵抗器Ｒ１及びＲ２の抵抗値、Ｃ
１はコンデンサＣ１の静電容量）が成立するように調整
される。出力端子１２及び基準電圧源（アース）の間に
は、直列接続した１対の抵抗器Ｒ３及びＲ４から成る出
力分圧器４２が設けられている。分圧器４０及び４２は
略等しい分圧比を持ち、分圧された入力信号及び出力信
号は、夫々、演算増幅器３６の反転及び非反転入力端に
供給される。演算増幅器３６としては、例えば、ＦＥＴ
入力段を有するＲＣＡ３１４０を用いればよく、この素
子は安価で目一つ簡単に入手できる。演算増幅器３６の
出力信号（誤差信号）は、抵抗器４４及びコンデンサ４
６から成る低域フィルタを介して、Ｉ・ランジスタ３８
のベースに供給される。コンデンサＣ３は演算増幅器３
６の周波数応答特性を制限して雑音を減少させるもので
ある。
明する。第３図は、本発明の好適な一実施例の簡単な回
路図である。ＦＥＴ ｌ ４のゲート及びドレインは夫
々入力端子１０及び正電圧源に接続し、ソースは、バイ
ポーラ・トランジスタ３８及び抵抗器４８から成る定電
流源を介して、負電圧源に接続している。ＦＥＴ１４の
ソースは更にトランジスタ１８のベースに接続し、トラ
ンジスタ１８のエミッタは出力端子１２に接続している
。抵抗器Ｒ１及びＲ２と可変コンデンサＣ１から成る入
力分圧器４０は、入力端子ｌＯ及び基準電圧源（アース
）の間に設けられている。入力分圧器４０は、入力浮離
静電容量Ｃ２を有する広帯域抵抗分圧器として機能する
外に、回路全体の入力抵抗（ＬＭΩ）でもある。周知の
ように、コンデンサＣ１の静電容量は、 Ｒ１−Ｃ１＝Ｒ２・Ｃ２ （Ｒ１及びＲ２は夫々抵抗器Ｒ１及びＲ２の抵抗値、Ｃ
１はコンデンサＣ１の静電容量）が成立するように調整
される。出力端子１２及び基準電圧源（アース）の間に
は、直列接続した１対の抵抗器Ｒ３及びＲ４から成る出
力分圧器４２が設けられている。分圧器４０及び４２は
略等しい分圧比を持ち、分圧された入力信号及び出力信
号は、夫々、演算増幅器３６の反転及び非反転入力端に
供給される。演算増幅器３６としては、例えば、ＦＥＴ
入力段を有するＲＣＡ３１４０を用いればよく、この素
子は安価で目一つ簡単に入手できる。演算増幅器３６の
出力信号（誤差信号）は、抵抗器４４及びコンデンサ４
６から成る低域フィルタを介して、Ｉ・ランジスタ３８
のベースに供給される。コンデンサＣ３は演算増幅器３
６の周波数応答特性を制限して雑音を減少させるもので
ある。
尚、高周波では、ＦＥＴ１４及びトランジスタ１８は緩
衝器として動作し、演算増幅器３６（こｔ±影響されな
い。
衝器として動作し、演算増幅器３６（こｔ±影響されな
い。
入力端子１０に印加された入力信号の直流及び交Ｊｊｆ
Ｃ分ハ、ＦＥＴ１４及びトランジスタ１８を有する広帯
域増幅器によって増幅される（増幅度ｔマ略１）。演算
増幅器３６は、入力分圧器４０からの人力信号の一部分
と、出力分圧器４２からの出力信号の一部分を比較し、
差の信号（誤差信号）を高利得で増幅し、低域フィルタ
を介して、トランジスタ３８の制御電極（ベース）に印
加ｔ ル。
Ｃ分ハ、ＦＥＴ１４及びトランジスタ１８を有する広帯
域増幅器によって増幅される（増幅度ｔマ略１）。演算
増幅器３６は、入力分圧器４０からの人力信号の一部分
と、出力分圧器４２からの出力信号の一部分を比較し、
差の信号（誤差信号）を高利得で増幅し、低域フィルタ
を介して、トランジスタ３８の制御電極（ベース）に印
加ｔ ル。
入力分圧器４０．出力分圧器４２及び演算増幅器３６を
含む信号路によって、低周波における回路の安定性と精
度が維持される。
含む信号路によって、低周波における回路の安定性と精
度が維持される。
信号か入力していない状態、即ち、入力端子１０の電圧
か零の場合には、出力端子１２の出力電圧も零である。
か零の場合には、出力端子１２の出力電圧も零である。
ＦＥＴ１４のゲート・ソース電圧（Ｖ ｇｓ）或いはト
ランジスタ３８のベース・エミッタ電圧（ｖ１３ε）が
動作条件の相違により変化して出力電圧が入力電圧と異
なると、演算増幅器３６の出力信号の一部分が演算増幅
器３６に帰還し、出力及び入力電圧の相違は、高利得の
演算増幅器３６及び電流源トランジスタ３８により自動
的に修正される。つまり、出力電圧は、Ｖｇｓ及びＶＢ
Ｅの変化に拘らず、自動的に入力電圧に等−しくなるよ
うに修正される。同様に、入力直流電圧が変化した場合
にも、出力電圧は入力電圧に自動的に等しくなる。つま
り、出力直流レベルは、」−述の制御閉回路によって、
正確且つ迅速に入力直流レベルに追随する。尚、入力分
圧器４０及び出力分圧器４２の分圧比は、任意の値、例
えば１／２とすればよい。
ランジスタ３８のベース・エミッタ電圧（ｖ１３ε）が
動作条件の相違により変化して出力電圧が入力電圧と異
なると、演算増幅器３６の出力信号の一部分が演算増幅
器３６に帰還し、出力及び入力電圧の相違は、高利得の
演算増幅器３６及び電流源トランジスタ３８により自動
的に修正される。つまり、出力電圧は、Ｖｇｓ及びＶＢ
Ｅの変化に拘らず、自動的に入力電圧に等−しくなるよ
うに修正される。同様に、入力直流電圧が変化した場合
にも、出力電圧は入力電圧に自動的に等しくなる。つま
り、出力直流レベルは、」−述の制御閉回路によって、
正確且つ迅速に入力直流レベルに追随する。尚、入力分
圧器４０及び出力分圧器４２の分圧比は、任意の値、例
えば１／２とすればよい。
第４図は、本発明を更に具体的に示す回路図である。第
４図の実施例は、入力減衰器５０及び出力減衰器５２を
第３図に追加した点を除けば、第３図の回路と略同じで
ある。入力減衰器５０は、直列抵抗器Ｒ，ａ、分路抵抗
器Ｒｂ、コンデンサから成る抵抗減衰器と、スイッチＳ
とを有し、このスイッチＳによって抵抗減衰器を選択的
に回路に挿入する。抵抗減衰器が回路に挿入されると、
入力信号は、所望の減衰率（例えばｌ／１０）で減衷さ
れる。尚、２個以りの減衰器を直列に設けることもでき
る。可変コンデンサＣＯは、緩衝増幅器の入力静電容量
を正規化するためのものであり、グイオード１１及び５
４は過大電圧防１１−用である。出力減衰器５２は、４
個のスイッチ位置を有するスイッチ５６と抵抗回路網か
ら構成されている。抵抗回路網を構成する抵抗器の抵抗
値は、スイッチ５６のスイッチ位置（Ａ、Ｂ、Ｃ，Ｄ）
に拘らず、出力端子１２に接続する回路（図示せず）の
入力抵抗値と等しくなるように、訳択される。
４図の実施例は、入力減衰器５０及び出力減衰器５２を
第３図に追加した点を除けば、第３図の回路と略同じで
ある。入力減衰器５０は、直列抵抗器Ｒ，ａ、分路抵抗
器Ｒｂ、コンデンサから成る抵抗減衰器と、スイッチＳ
とを有し、このスイッチＳによって抵抗減衰器を選択的
に回路に挿入する。抵抗減衰器が回路に挿入されると、
入力信号は、所望の減衰率（例えばｌ／１０）で減衷さ
れる。尚、２個以りの減衰器を直列に設けることもでき
る。可変コンデンサＣＯは、緩衝増幅器の入力静電容量
を正規化するためのものであり、グイオード１１及び５
４は過大電圧防１１−用である。出力減衰器５２は、４
個のスイッチ位置を有するスイッチ５６と抵抗回路網か
ら構成されている。抵抗回路網を構成する抵抗器の抵抗
値は、スイッチ５６のスイッチ位置（Ａ、Ｂ、Ｃ，Ｄ）
に拘らず、出力端子１２に接続する回路（図示せず）の
入力抵抗値と等しくなるように、訳択される。
第５図は本発明の他の実施例を示す回路図である。第５
図の緩衝増幅器では、演算増幅器３６の出力がトランジ
スタ３８のエミッタに印加され、且つ演鍾増幅器３６の
入力端の極性が第３図の場合と異なる点を除けば、第３
図の実施例と略同じである。尚、第５図の実施例の動作
は、第３図の説明から容易に理解できるので、説明を省
略する。
図の緩衝増幅器では、演算増幅器３６の出力がトランジ
スタ３８のエミッタに印加され、且つ演鍾増幅器３６の
入力端の極性が第３図の場合と異なる点を除けば、第３
図の実施例と略同じである。尚、第５図の実施例の動作
は、第３図の説明から容易に理解できるので、説明を省
略する。
以上説明したように、本発明に係る緩衝増幅器は、特性
の揃った高価なＦＥＴ対或いはバイポーラ・トランジス
タ対を必要としない。したがって、本発明に係る緩衝増
幅器は、安価で且つ製作が容易であり、周囲温度の変化
及び電源電圧の変動等に対しても非常に安定性がある。
の揃った高価なＦＥＴ対或いはバイポーラ・トランジス
タ対を必要としない。したがって、本発明に係る緩衝増
幅器は、安価で且つ製作が容易であり、周囲温度の変化
及び電源電圧の変動等に対しても非常に安定性がある。
更に、本発明の緩衝増幅器では、従来例に比べ、雑音を
大幅に減らすことができる。
大幅に減らすことができる。
第１図及び第２図は夫々従来の緩衝増幅器の剥路図、第
３図は本発明の一実施例の簡単な回路図、第４図は本発
明に係る具体的な回路図、第５図は本発明に係る他の実
施例の回路図である。 １４：電界効果型トランジスタ（ＦＥＴ）１８：トラン
ジスタ ３６：演算増幅器 ４〇二人力分圧器 ４２：出力分圧器 特許出願人 テクトロニクス・インコーポレイテッド代理人 弁理士
森崎 俊明 ＦＩＧ、３ ＦＩＧ、４
３図は本発明の一実施例の簡単な回路図、第４図は本発
明に係る具体的な回路図、第５図は本発明に係る他の実
施例の回路図である。 １４：電界効果型トランジスタ（ＦＥＴ）１８：トラン
ジスタ ３６：演算増幅器 ４〇二人力分圧器 ４２：出力分圧器 特許出願人 テクトロニクス・インコーポレイテッド代理人 弁理士
森崎 俊明 ＦＩＧ、３ ＦＩＧ、４
Claims (1)
- 入力端子に直流結合したゲートを有する電界効果型ｌ・
ランジスタと、該電界効果型トランジスタのソースに主
電流路を直列接続したバイポーラ・トランジスタと、上
記電界効果型トランジスタのソース側に接続したエミッ
タ豐ホロア・トランジスタと、上記入力端子に接続した
入力分圧器と、」二記エミッタ・ホロア拳トランジスタ
の出力端に接続した出力分圧器と、上記入力分圧器及び
出力分圧器の出力電圧の差の１圧を増幅する演算増幅器
とを具え、該演算増幅器の出力信号を上記バイポーラψ
トランジスタの制御電極に供給することを特徴とする緩
衝増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177692A JPS5975708A (ja) | 1982-10-12 | 1982-10-12 | 緩衝増幅器 |
| US06/533,683 US4495471A (en) | 1982-10-12 | 1983-09-19 | Buffer amplifier |
| GB08325890A GB2130037B (en) | 1982-10-12 | 1983-09-28 | Amplifier circuit |
| DE3336949A DE3336949C2 (de) | 1982-10-12 | 1983-10-11 | Pufferverstärker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177692A JPS5975708A (ja) | 1982-10-12 | 1982-10-12 | 緩衝増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5975708A true JPS5975708A (ja) | 1984-04-28 |
| JPS6315764B2 JPS6315764B2 (ja) | 1988-04-06 |
Family
ID=16035432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177692A Granted JPS5975708A (ja) | 1982-10-12 | 1982-10-12 | 緩衝増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4495471A (ja) |
| JP (1) | JPS5975708A (ja) |
| DE (1) | DE3336949C2 (ja) |
| GB (1) | GB2130037B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126313A (ja) * | 1984-07-16 | 1986-02-05 | Matsushita Electric Ind Co Ltd | 広帯域直流増幅回路 |
| JPH0592358U (ja) * | 1992-04-30 | 1993-12-17 | 行雄 小松原 | 防雷家屋 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2602932A1 (fr) * | 1986-08-05 | 1988-02-19 | Thomson Csf | Porte logique bfl compensee en temperature |
| DE4019979A1 (de) * | 1990-06-22 | 1992-01-02 | Siemens Ag | Schaltungsanordnung zum verstaerken von signalen |
| US5170134A (en) * | 1991-06-12 | 1992-12-08 | Sgs-Thomson Microelectronics, Inc. | Fast buffer |
| JP3113401B2 (ja) * | 1992-07-31 | 2000-11-27 | リーダー電子株式会社 | 広帯域増幅器 |
| JPH0946141A (ja) * | 1995-07-27 | 1997-02-14 | Nec Eng Ltd | バイアス回路 |
| ATE276523T1 (de) | 2000-05-17 | 2004-10-15 | Infineon Technologies Ag | Schaltungsanordnung zur detektion einer funktionsstörung |
| US6437612B1 (en) | 2001-11-28 | 2002-08-20 | Institute Of Microelectronics | Inductor-less RF/IF CMOS buffer for 50Ω off-chip load driving |
| KR100528464B1 (ko) * | 2003-02-06 | 2005-11-15 | 삼성전자주식회사 | 스마트카드의 보안장치 |
| US9454168B2 (en) * | 2014-06-16 | 2016-09-27 | Linear Technology Corporation | LDO regulator powered by its regulated output voltage for high PSRR |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480782A (en) * | 1977-12-12 | 1979-06-27 | Tektronix Inc | Electronical measuring instrument |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT243854B (de) * | 1964-03-09 | 1965-12-10 | H C Hans Dipl Ing Dr Dr List | Verstärker mit hohem Eingangswiderstand |
| US4409561A (en) * | 1981-04-13 | 1983-10-11 | Motorali, Inc. | Operational amplifier output stage driven by a single ended gain stage |
-
1982
- 1982-10-12 JP JP57177692A patent/JPS5975708A/ja active Granted
-
1983
- 1983-09-19 US US06/533,683 patent/US4495471A/en not_active Expired - Fee Related
- 1983-09-28 GB GB08325890A patent/GB2130037B/en not_active Expired
- 1983-10-11 DE DE3336949A patent/DE3336949C2/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480782A (en) * | 1977-12-12 | 1979-06-27 | Tektronix Inc | Electronical measuring instrument |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126313A (ja) * | 1984-07-16 | 1986-02-05 | Matsushita Electric Ind Co Ltd | 広帯域直流増幅回路 |
| JPH0472403B2 (ja) * | 1984-07-16 | 1992-11-18 | Matsushita Electric Ind Co Ltd | |
| JPH0592358U (ja) * | 1992-04-30 | 1993-12-17 | 行雄 小松原 | 防雷家屋 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3336949C2 (de) | 1985-09-12 |
| JPS6315764B2 (ja) | 1988-04-06 |
| GB8325890D0 (en) | 1983-11-02 |
| GB2130037B (en) | 1986-03-12 |
| DE3336949A1 (de) | 1984-04-12 |
| US4495471A (en) | 1985-01-22 |
| GB2130037A (en) | 1984-05-23 |
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