JPS5972156A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5972156A JPS5972156A JP57182508A JP18250882A JPS5972156A JP S5972156 A JPS5972156 A JP S5972156A JP 57182508 A JP57182508 A JP 57182508A JP 18250882 A JP18250882 A JP 18250882A JP S5972156 A JPS5972156 A JP S5972156A
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- 230000006870 function Effects 0.000 abstract description 5
- 238000005452 bending Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 230000037431 insertion Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- QTYYIZYAWHBAHQ-UHFFFAOYSA-N 3-(3-amino-2,4,6-trinitrophenyl)-2,4,6-trinitroaniline Chemical compound NC1=C([N+]([O-])=O)C=C([N+]([O-])=O)C(C=2C(=C(N)C(=CC=2[N+]([O-])=O)[N+]([O-])=O)[N+]([O-])=O)=C1[N+]([O-])=O QTYYIZYAWHBAHQ-UHFFFAOYSA-N 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
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-
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-
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- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
-
- H—ELECTRICITY
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/18—Printed circuits structurally associated with non-printed electric components
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特にパッケージ本体の長手
方向の端′子扉を改良した半導体装置に係わる。
方向の端′子扉を改良した半導体装置に係わる。
従来、ＤＩＰＭ半導体装置としては、第１図及び第２図
に示すものが知られている。以下、夫々の構造と欠点に
ついて説明する。
に示すものが知られている。以下、夫々の構造と欠点に
ついて説明する。
（１）ｌｉ４１図図示の半導体装置は、内部にピギーバ
ックタイプのマイクロプロセッサを有したＤＩＩ！ｌ！
パッケージ本体１の一部上に、ＩＣソケット２を設けた
構造である。詐述すれば、前記パッケージ本体ｌの長手
方向に沿う下端面には、複数のリード端子３・・・が互
いに並行な列をつくるように植設され、これらリード端
子３・・・はパッケージ本体１内の各半導体素子（図示
ぜず）に接続さ几て−る。甘た、紬記パッケージ本体１
上のＩＣソケット２が載置される部分には、ＩＣソケッ
ト２のＩＣソケットピン４・・・を挿入すべき挿入穴（
図示せ゛ず）が前記リード端子３・・・とパッケージ本
体１の長手方向に沿って隣シ合うように設けられている
。なお、前記ソケットビン４・・・は、前記リード端子
３・・・と独立してパッケージ本体１内の半導体素子に
接続している。前ｙＪｃソケット２の長手方向の上端面
には、該ＩＣソケット２上にセットすべきＦＲＯＭ等の
メモリーのリード端子を挿入するだめの端子受入５・・
・が、前記ソケットピン４・・・と苅応し−ＵＳけられ
ている。
ックタイプのマイクロプロセッサを有したＤＩＩ！ｌ！
パッケージ本体１の一部上に、ＩＣソケット２を設けた
構造である。詐述すれば、前記パッケージ本体ｌの長手
方向に沿う下端面には、複数のリード端子３・・・が互
いに並行な列をつくるように植設され、これらリード端
子３・・・はパッケージ本体１内の各半導体素子（図示
ぜず）に接続さ几て−る。甘た、紬記パッケージ本体１
上のＩＣソケット２が載置される部分には、ＩＣソケッ
ト２のＩＣソケットピン４・・・を挿入すべき挿入穴（
図示せ゛ず）が前記リード端子３・・・とパッケージ本
体１の長手方向に沿って隣シ合うように設けられている
。なお、前記ソケットビン４・・・は、前記リード端子
３・・・と独立してパッケージ本体１内の半導体素子に
接続している。前ｙＪｃソケット２の長手方向の上端面
には、該ＩＣソケット２上にセットすべきＦＲＯＭ等の
メモリーのリード端子を挿入するだめの端子受入５・・
・が、前記ソケットピン４・・・と苅応し−ＵＳけられ
ている。
前述し７た栴遺の半導体装置によれｉ；ｔ： 、ソケッ
トピン４・・・をリード端子３・・・とは別々にパッケ
ージ本体１内のマイクロプロセッサに接続で終る構造と
なっているため、ソケットＺ上にＰＦｌ、ＯＭ等のメモ
リーを設けることができ、実装効率を高めることがで縫
る。しかしながら、構造が複雑であるとともに、ソケッ
ト２の使用によ、！７製造コストが高くなるという欠点
があった。なお、前述した如くソケット２をパッケージ
本体１上に載置ぜずに該パッケージ本体１の上面に設け
られた挿入穴に夫々ＩＣソケットピンを設け、これらソ
ケットピンを介してマイクロプロセツザ用半尋体Ｐ Ｒ
ＯＭ ４９のメモリーをセットする方法もあるｉｓ ％
前述した欠点の他にソケットピンの挿入に時間がかかる
という欠点があった。
トピン４・・・をリード端子３・・・とは別々にパッケ
ージ本体１内のマイクロプロセッサに接続で終る構造と
なっているため、ソケットＺ上にＰＦｌ、ＯＭ等のメモ
リーを設けることができ、実装効率を高めることがで縫
る。しかしながら、構造が複雑であるとともに、ソケッ
ト２の使用によ、！７製造コストが高くなるという欠点
があった。なお、前述した如くソケット２をパッケージ
本体１上に載置ぜずに該パッケージ本体１の上面に設け
られた挿入穴に夫々ＩＣソケットピンを設け、これらソ
ケットピンを介してマイクロプロセツザ用半尋体Ｐ Ｒ
ＯＭ ４９のメモリーをセットする方法もあるｉｓ ％
前述した欠点の他にソケットピンの挿入に時間がかかる
という欠点があった。
（２）第２図図示の半導体装置は、内部に半導体素子全
樹脂封止したパッケージ本体１１の長手方向の両側壁に
、前記半導体素子に接続する複数のリード端子１２を下
方向に折夛曲げて設け、該リード端子１２に他の半導体
装置のリード端子が挿入できる↓うな圓装部１３を夫々
峡り、かつ前記リード端子の先端部１４を幅狭とした構
造となっている （実開昭４９−１４４１７９）。
樹脂封止したパッケージ本体１１の長手方向の両側壁に
、前記半導体素子に接続する複数のリード端子１２を下
方向に折夛曲げて設け、該リード端子１２に他の半導体
装置のリード端子が挿入できる↓うな圓装部１３を夫々
峡り、かつ前記リード端子の先端部１４を幅狭とした構
造となっている （実開昭４９−１４４１７９）。
かかる構造の半導体装置によれば、第１図図示の装置と
比ベパッケージ本体の構造がｍ単であるとともに、ソケ
ットを′用いないため低コストで済む。しかしながら、
このような構造の半導体装置、は通常、第３図の如く同
形状の一方の半導体装置を、該装置の各リード端子１２
の先端部１４・・が他方の半導体装置の各リード端子１
２’の区装部１３′に挿入するようにして重ね合わすこ
とによって、実装すべき印刷配線板のスペース（ｆ−減
少しようとする構造である。したがって、両装置の谷リ
ード端子１２・・、１２′・・・を独立した回路に別々
に接縫しようとすると、ある慴号に対しては、例えば両
装置の互いに接続するリード端子１２・・、１２′・・
・のりも下の装置の偶数番目のリード端子１２′・・の
み回路に接続し、かつ上の装置の）ｌａ！ｌ数番目のリ
ード端子１２をｔ＋０ｐｅｎとしなければならず、各装
置のリード端子Ｊ２・・・、１２′・・・をイ」効に使
用することができない。
比ベパッケージ本体の構造がｍ単であるとともに、ソケ
ットを′用いないため低コストで済む。しかしながら、
このような構造の半導体装置、は通常、第３図の如く同
形状の一方の半導体装置を、該装置の各リード端子１２
の先端部１４・・が他方の半導体装置の各リード端子１
２’の区装部１３′に挿入するようにして重ね合わすこ
とによって、実装すべき印刷配線板のスペース（ｆ−減
少しようとする構造である。したがって、両装置の谷リ
ード端子１２・・、１２′・・・を独立した回路に別々
に接縫しようとすると、ある慴号に対しては、例えば両
装置の互いに接続するリード端子１２・・、１２′・・
・のりも下の装置の偶数番目のリード端子１２′・・の
み回路に接続し、かつ上の装置の）ｌａ！ｌ数番目のリ
ード端子１２をｔ＋０ｐｅｎとしなければならず、各装
置のリード端子Ｊ２・・・、１２′・・・をイ」効に使
用することができない。
本発明は上記事情に鑑みてな場れたもので、印刷配線板
−の実装効率を向上８せるとともに、低コストで製造で
きる半導体装置を提供することを目的とするものである
。
−の実装効率を向上８せるとともに、低コストで製造で
きる半導体装置を提供することを目的とするものである
。
本発明は、内部に半導体素子を収容するパッケージ本体
の長手方向の両側壁に、板バネ機能を有する槽数のソケ
ット形端子をその先端部が上方向を向くように設け、か
つ同パッケージ本体の長手方向の両側壁に、複数のリー
ド端子を前記各ソケット形端子と夫々隣９合いながらそ
の先端部が下方向を向くように設けることによって、印
刷配線板への実装効率と低コストを図ったものである。
の長手方向の両側壁に、板バネ機能を有する槽数のソケ
ット形端子をその先端部が上方向を向くように設け、か
つ同パッケージ本体の長手方向の両側壁に、複数のリー
ド端子を前記各ソケット形端子と夫々隣９合いながらそ
の先端部が下方向を向くように設けることによって、印
刷配線板への実装効率と低コストを図ったものである。
以下、本発明の１実施例であるＤＩＰ箆半導体装ｔｉｔ
を第４図を参照して説明する。
を第４図を参照して説明する。
図中の２１は、内部に半導体素子とじ−Ｃマイクロプロ
セッサを収容したＤＩＰ型のプラスチック製ケース本体
である。このケース本体２１の長手方向の両側壁には、
板バネ機能を有する′ａ数のソケット形端子２２が設け
られ、各ソケット形端子２２の先端部２３は上方向をｌ
１ｊｌいている。また、前記ケース本体Ｚ１の長手方向
の両側壁には、複数のリード端子２４・・・が、前記各
ソケット形端子２２・・・と夫々ｓｂ合うように設けら
れているとともに、各リード端子の先端部２５は下方向
を向き、印刷配線板への実装時に各スルホールに実装さ
れる。なお、上記構造の半導体装置において、各ソケッ
ト形端子２２・・・及び各リード端子２４・・・は、夫
々ケース本体２１内のマイクロプロセッサの独立した回
路に別々に接続さす１．ている。
セッサを収容したＤＩＰ型のプラスチック製ケース本体
である。このケース本体２１の長手方向の両側壁には、
板バネ機能を有する′ａ数のソケット形端子２２が設け
られ、各ソケット形端子２２の先端部２３は上方向をｌ
１ｊｌいている。また、前記ケース本体Ｚ１の長手方向
の両側壁には、複数のリード端子２４・・・が、前記各
ソケット形端子２２・・・と夫々ｓｂ合うように設けら
れているとともに、各リード端子の先端部２５は下方向
を向き、印刷配線板への実装時に各スルホールに実装さ
れる。なお、上記構造の半導体装置において、各ソケッ
ト形端子２２・・・及び各リード端子２４・・・は、夫
々ケース本体２１内のマイクロプロセッサの独立した回
路に別々に接続さす１．ている。
しかして、前述した構造の半導体装には、各ソケット形
端子２２・・・及び各リード端子２４・・・が夫々ケー
ス本体２１内のマイクロプロセッサの独立した回路に別
々に接続した構造となっているため、例えは第５図に示
すようにメモＩＪ ＋を外付したＰ Ｒ０Ｋｉｆ’Ｆ７
のリード端子２Ｓ・・・を、本装置の各ソケット形端子
２２・・・に挿入するだけでＦＲＯＭ等のメモリー２７
を印刷配線板へ実装すべき面積を削減できる。また、前
記ソケット端子２２・・・が板バネ＋Ｓ能を有し°〔い
るため、ｐＲｏＭｓのメモリー２７のリード端子２８・
・・とソケット端子２２・・・との着脱性がよい０更に
、本装置によれば、各ソケット形端子２２・・・及び各
リード端子２５・・・を低コストで容易に製造で酉る。
端子２２・・・及び各リード端子２４・・・が夫々ケー
ス本体２１内のマイクロプロセッサの独立した回路に別
々に接続した構造となっているため、例えは第５図に示
すようにメモＩＪ ＋を外付したＰ Ｒ０Ｋｉｆ’Ｆ７
のリード端子２Ｓ・・・を、本装置の各ソケット形端子
２２・・・に挿入するだけでＦＲＯＭ等のメモリー２７
を印刷配線板へ実装すべき面積を削減できる。また、前
記ソケット端子２２・・・が板バネ＋Ｓ能を有し°〔い
るため、ｐＲｏＭｓのメモリー２７のリード端子２８・
・・とソケット端子２２・・・との着脱性がよい０更に
、本装置によれば、各ソケット形端子２２・・・及び各
リード端子２５・・・を低コストで容易に製造で酉る。
これにりψで、第６図を用いて説明する。ここで、図中
２９１ ＠ ２９ｔ ＋２９３はリード端子２６・・・
となるリードフレーム３０の端部であυ、３１１．３１
ｔはソケット形端子２２・・・となるリードフレーム３
０の端部である０即ち、リード端子２５・・・はリード
フレーム３０の端部２９．〜２９ｍを点線に沿って内側
（紙面の裏側）に折り曲げることによ多形成でき、ソケ
ット形端子２２・・・はリードフレーム３０の端部３１
１，３１．を一点鎖線に沿って内方に折シ曲げ部が湾曲
するように折シ曲げた後、点線に沿って外側にｈｂ曲け
ることによ多形成で散る。
２９１ ＠ ２９ｔ ＋２９３はリード端子２６・・・
となるリードフレーム３０の端部であυ、３１１．３１
ｔはソケット形端子２２・・・となるリードフレーム３
０の端部である０即ち、リード端子２５・・・はリード
フレーム３０の端部２９．〜２９ｍを点線に沿って内側
（紙面の裏側）に折り曲げることによ多形成でき、ソケ
ット形端子２２・・・はリードフレーム３０の端部３１
１，３１．を一点鎖線に沿って内方に折シ曲げ部が湾曲
するように折シ曲げた後、点線に沿って外側にｈｂ曲け
ることによ多形成で散る。
従って、本装置によれは第１し１図示の従来の装置と比
ベソケットを用いない点で低コスト化を達成でき、ｔＪ
２図図示の従来の装置と比べ印刷配線板への実装効率を
向上できる。
ベソケットを用いない点で低コスト化を達成でき、ｔＪ
２図図示の従来の装置と比べ印刷配線板への実装効率を
向上できる。
なお、上記実施例では、ソケット形端子がケース本体側
に向って折υ曲っだ場合について述べたが、これに限ら
ず、例えば第７図に示す如くソケット形端子がケース本
体側と反対方向に折り曲った構造のものでも同様な効果
が期待できる。
に向って折υ曲っだ場合について述べたが、これに限ら
ず、例えば第７図に示す如くソケット形端子がケース本
体側と反対方向に折り曲った構造のものでも同様な効果
が期待できる。
以上詳述した如く本発明によれば、実装効率を向上する
とともに低コストの半導体装置を提供できるものである
。
とともに低コストの半導体装置を提供できるものである
。
第１図は従来の半導体装置の斜視図、第２図は従来の他
の半導体装置の部分斜視図、第３図快第２図図示の半導
体装置に同形状の他の半導体装置を重ね会わせた状態を
説明するための部分斜視図、第４図は本発明の１実施例
を示す半導体装ｊｔの部分斜視図、菖５図は第４図図示
の半導体装隨上に）） ＲＯＭを載置した状態を説明す
るための部分斜視図、第６図は第４図図示の半畳体装貞
のソケット形端子及びリード】―１子の作製法をｇ１明
するための平面図、第７図は第４図図示の半導体装置の
ソケット形端子の他の態様を示す説明図である。 ２１・・・ケース本体、２２．２２’・・・ソケット形
端子、２３ ＊ ２３’＊ ２５・・・先端部、２４・
・・リード端子、２７・・・ＦＲＯＭ等のメモリー、２
８・・・リード端子、２９１〜２９．．ＪＪＩ 、Ｅ
ｌ。 ・・・リードフレームの端部、３０・・・リードフレー
ム０
の半導体装置の部分斜視図、第３図快第２図図示の半導
体装置に同形状の他の半導体装置を重ね会わせた状態を
説明するための部分斜視図、第４図は本発明の１実施例
を示す半導体装ｊｔの部分斜視図、菖５図は第４図図示
の半導体装隨上に）） ＲＯＭを載置した状態を説明す
るための部分斜視図、第６図は第４図図示の半畳体装貞
のソケット形端子及びリード】―１子の作製法をｇ１明
するための平面図、第７図は第４図図示の半導体装置の
ソケット形端子の他の態様を示す説明図である。 ２１・・・ケース本体、２２．２２’・・・ソケット形
端子、２３ ＊ ２３’＊ ２５・・・先端部、２４・
・・リード端子、２７・・・ＦＲＯＭ等のメモリー、２
８・・・リード端子、２９１〜２９．．ＪＪＩ 、Ｅ
ｌ。 ・・・リードフレームの端部、３０・・・リードフレー
ム０
Claims (1)
- 内部に半導体素子を収容するパッケージ本体と、このパ
ッケージ本体の長手方向の両側壁に、先端部が上方向を
向くように設けられた板バネ機能含有する複数のソケッ
ト形端子と、同パッケージ本体の長手方向の両側壁に、
前記ソケット形端子と夫々瞬夛合いながら先端部が下方
向を向くように設けられた複数のリード端子とを具備す
ることを％徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182508A JPS5972156A (ja) | 1982-10-18 | 1982-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182508A JPS5972156A (ja) | 1982-10-18 | 1982-10-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972156A true JPS5972156A (ja) | 1984-04-24 |
Family
ID=16119520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182508A Pending JPS5972156A (ja) | 1982-10-18 | 1982-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972156A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226047U (ja) * | 1985-07-31 | 1987-02-17 | ||
| US4894706A (en) * | 1985-02-14 | 1990-01-16 | Nippon Telegraph And Telephone Corporation | Three-dimensional packaging of semiconductor device chips |
| EP0636260A1 (en) * | 1992-02-19 | 1995-02-01 | Milsys, Ltd. | Externally updatable rom (eurom) |
-
1982
- 1982-10-18 JP JP57182508A patent/JPS5972156A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894706A (en) * | 1985-02-14 | 1990-01-16 | Nippon Telegraph And Telephone Corporation | Three-dimensional packaging of semiconductor device chips |
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