JPS596606A - Method for calculating ratio - Google Patents
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Abstract
Description
【発明の詳細な説明】
この発明は入力アナログ信号を所定の比率で乗算または
除算して出力する比率演算方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a ratio calculation method that multiplies or divides an input analog signal by a predetermined ratio and outputs the result.
従来、入力アナログ信号を所定比率で乗算(または除算
) して出力する場合1例えば1:n(nは任意の数)
の′l!流比流化つカレントミラー回路が使われていた
。そして、この場合に使われるカレントミラー回路とし
ては一方の回路を1個のトランジスターで構成し、他方
の回路をこのトランジスタのn倍の接合部面積を持つト
ランジスタで構成するものと、一方の回路を1個の電流
制御素子(トランジスタ等)で構成し、他方の回路をn
個の電流制御素子で構成するものとがあった。しかしな
がら、このようなカレントミラー回路においては、一方
および他方の回路を構成する電流制御素子の特性偏差の
影響によシミ流化を正確に1:nとすることができない
という欠点があった。Conventionally, when input analog signals are multiplied (or divided) by a predetermined ratio and output, 1: For example, 1:n (n is any number)
'l! A current mirror circuit was used. In this case, the current mirror circuit used is one in which one circuit is composed of one transistor and the other circuit is composed of a transistor with a junction area n times that of this transistor. Consists of one current control element (transistor, etc.), and the other circuit
There was one that consisted of several current control elements. However, such current mirror circuits have a drawback in that it is not possible to achieve accurate 1:n staining due to the influence of characteristic deviations of the current control elements constituting one and the other circuit.
また、nの値が例えば10.000程度になるとカレン
Bラー回路を構成する電流制御素子の数が多くなるとい
う問題が発生し、さらに、この場合。Further, when the value of n becomes, for example, about 10.000, a problem arises in that the number of current control elements forming the Cullen Bler circuit increases.
一方の回路を構成する1個の電流制御素子の特性のバラ
ツキが電流比に大きな影響を与えるという欠点が発生し
た。A drawback has arisen in that variations in the characteristics of one current control element constituting one circuit have a large effect on the current ratio.
この発明は上述した事情に鑑み、比率が電流制御素子の
特性のバラツギの影響を受けず、しかも。In view of the above-mentioned circumstances, the present invention allows the ratio to be unaffected by variations in the characteristics of the current control element.
比率が大きな値となっても電流制御素子の数が少なくて
済む比率演算方式を提供するもので、一方および他方の
回路が各々複数の電流制御素子で構成されるカレントミ
ラー回路を複数設け、1個のカレントミラー回路の模写
電流が順次次のカレントミラー回路の入力電流となるよ
うに構成し、かつ、模写電流を出力するカレントミラー
回路とこの模写IrL流が供給されるカレントミラー回
路とを互いに逆導電性の直流制御素子で構成したもので
ある。This provides a ratio calculation method that requires a small number of current control elements even if the ratio becomes a large value. The current mirror circuit that outputs the copied current and the current mirror circuit to which the copied IrL flow is connected to each other are constructed so that the copied current of each current mirror circuit becomes the input current of the next current mirror circuit in sequence, and the current mirror circuit that outputs the copied current and the current mirror circuit that is supplied with this copied IrL flow are It is composed of reverse conductive DC control elements.
以下図面を参照してこの発明の実施例について説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第1図はこの発明の第1の実施511の構成を示すブロ
ック図である。FIG. 1 is a block diagram showing the configuration of a first embodiment 511 of the present invention.
この図罠おいてC−1,Cp−2,CN−1゜CN−2
は各々カレントミラー回路であハc−1,c、−2は各
々@2図に示すようなCN −1、CN −2は各々第
3図に示すような構成となっている。第2図において1
はpチャンネルのFET ([界効来トランジスター
Qa−1〜c以下羅に素子群と略称する)であり、
FETれている。)2はpチャンネルのFET qb
−1〜Qb−1000で構成されている素子群であり−
FETQ−1〜Q−1000のゲートがb
b
端子2Gに、ソースが端子28に、 ドレインが端Q
b−1〜Q5−1000のゲート軍使を等しくし、端子
IS、2SIC電流を供給すると、FETQa−1〜Q
a−100,Qb−1〜Qb−1000には各々等しい
電流が流れるから、素子群1を流れるla と素子群2
を流れる電流l、の比は素子群1と2の素子数比(10
0:10000) と等しく1:10となる。、第3図
において3はNチャンネルのFET Q、−1〜Q、−
100から構成されている素子群であり、IT Qo−
1〜Q−100のゲートが端子3Gに、ソースが端子3
Sに、ドレインが端子3Dに各々接続されている。4は
NチャンネルのFET Qd −1〜Qd−1000
から構成されている素子群であシ。In this figure trap, C-1, Cp-2, CN-1゜CN-2
are current mirror circuits, and c-1, c, and -2 are respectively shown in Figure 2, and CN-1 and CN-2 are each constructed as shown in Figure 3. In Figure 2, 1
is a p-channel FET ([field effect transistor Qa-1 to Qa-c, hereinafter referred to as element group],
FET is broken. )2 is p-channel FET qb
It is an element group consisting of -1 to Qb-1000.
The gates of FETQ-1 to Q-1000 are b
b Terminal 2G, source to terminal 28, drain to terminal Q
When the gate forces of b-1 to Q5-1000 are made equal and the terminal IS and 2SIC current are supplied, FETQa-1 to Q
Since the same current flows through each of a-100 and Qb-1 to Qb-1000, la flowing through element group 1 and element group 2
The ratio of the current l flowing through the element groups 1 and 2 is the ratio of the number of elements (10
0:10000), which is equal to 1:10. , In Fig. 3, 3 is an N-channel FET Q, -1 to Q, -
It is an element group consisting of 100 IT Qo-
The gates of 1 to Q-100 are connected to terminal 3G, and the sources are connected to terminal 3.
S and the drain are connected to the terminal 3D, respectively. 4 is N-channel FET Qd-1 to Qd-1000
An element group consisting of .
FET Qd −1〜Qd−xoooのゲートが端子
4Gに、ソースが端子4Sに、ドレインが端子4Dに接
続されている。この場合、端子3G。The gates of the FETs Qd-1 to Qd-xooo are connected to the terminal 4G, the sources to the terminal 4S, and the drains to the terminal 4D. In this case, terminal 3G.
4 G ’&Fi’ii位ニシテ、端子3D、4DKW
流を供給すれば、素子群3を流れる電流1c と素子
群4を流れる電流1dの比は、前述した場合同様素子群
3と4の素子数比(100:1000) と等しく1:
10となる。4 G'&Fi'ii rank Nishite, terminal 3D, 4DKW
If current is supplied, the ratio of the current 1c flowing through element group 3 to the current 1d flowing through element group 4 is equal to the ratio of the number of elements between element groups 3 and 4 (100:1000), which is 1:
It becomes 10.
さて、tJLi図におけるカレントミラー回路C9−1
は、素子群1−1の端子IGと素子群2−1の端子2G
、2Dとが接続され%端子IG、2Gに同電圧が供給さ
れるようになっている。またこの場合、素子群2−1の
FET Qb−1〜Qb−1ooooの各々のゲートと
ドレインが接続され−Cいるから、素子群2−1を流れ
る電流12vこよって素子群1−1を流れる電流13(
x3 /□0・t2)が制御される。すなわち、”$
a壬子群−1が制御側回路となり、素子群1−1が電流
1□ を所定比率C1/10 ’で模写する模写側回り
となっている。また、カレントミラー回路Cp−2。Now, the current mirror circuit C9-1 in the tJLi diagram
is terminal IG of element group 1-1 and terminal 2G of element group 2-1.
, 2D are connected so that the same voltage is supplied to the % terminals IG and 2G. Also, in this case, since the gates and drains of each of the FETs Qb-1 to Qb-1oooo in the element group 2-1 are connected -C, a current of 12V flows through the element group 2-1. Current 13 (
x3/□0·t2) is controlled. In other words, “$
The group A-1 serves as a control side circuit, and the element group 1-1 serves as a copying circuit that copies a current 1□ at a predetermined ratio C1/10'. Also, a current mirror circuit Cp-2.
CN −1、CN −2もカレントミラー回路Cp−1
と同様の端子接続となっているので、素子群2−2.4
−1.4−2が各々制御側回路となシ、素子群1−2.
3−1.3−2が各々模写側回路とかっている。zl
はインピーダンス素子%z2 は可変インピーダンス素
子であり、そして、インピーダンス素子z1 の一端、
カレントミラー回路cp−2の端子18.28およびカ
レントミラー回%C−1の端子1s、2sに正電源+E
が供給されており、また、カレントミラー回路ON −
2の端子38,4Sh カレントミラー回@CH−1の
端子38.48および可変インピーダンス素子z2 の
一端に負電源−Eが供給されている。CN-1 and CN-2 are also current mirror circuits Cp-1
Since the terminal connection is similar to that of element group 2-2.4
-1.4-2 are control side circuits, and element group 1-2.
3-1 and 3-2 are respectively called copy side circuits. zl
is an impedance element %z2 is a variable impedance element, and one end of impedance element z1,
Positive power supply +E to terminals 18 and 28 of current mirror circuit cp-2 and terminals 1s and 2s of current mirror circuit %C-1.
is supplied, and the current mirror circuit ON −
A negative power supply -E is supplied to the terminals 38 and 48 of the current mirror circuit @CH-1 and one end of the variable impedance element z2.
上述した回路において素子群2−1のゲート−ソース間
電圧は可変インピーダンス素子z2 のインピーダンス
によって決まるから、を流1□は可変インピーダンス素
子z2のインピーダンスによつて決まる。そして、素子
群1−1→4−1を流れる電流13 は前述したことか
ら解るように1=(1/1o)・12 となり、また
、素子群2−2→3−1を流れる電流l は1− (”
/10 )−1344−
となる。同様にt=(1/1゜)・ 14゜1、=(1
/、o)・ 15 となる。すなわち、電流1□と1
2 の関係は次式で示される。In the circuit described above, since the gate-source voltage of the element group 2-1 is determined by the impedance of the variable impedance element z2, the flow 1□ is determined by the impedance of the variable impedance element z2. Then, the current 13 flowing through the element group 1-1→4-1 is 1=(1/1o)・12, as can be seen from the above, and the current l flowing through the element group 2-2→3-1 is 1- (”
/10)-1344-. Similarly, t = (1/1°)・14°1, = (1
/, o)・15. That is, the currents 1□ and 1
The relationship between 2 and 2 is shown by the following equation.
1 1 1 11 l”
l 2°(w) ° [−H)° (−;) ゛(正
1−−−−−−−−−−−−−−−−−(11この(1
)式をカレントミラー回路cp−1、cp−2゜CN−
1、CN−2の素子数比で表わすと、100
100 10011=12°(°面ゝ ’
1000” ’1000’。1 1 1 11 l"
l 2° (w) ° [-H)° (-;)
) expression as current mirror circuit cp-1, cp-2゜CN-
1, expressed as the element number ratio of CN-2, 100
100 10011=12° (°plane '
1000” '1000'.
00 (−1−−−−−−−−−−−−−−−−+21000 となる。00 (-1−−−−−−−−−−−−−−−−+21000 becomes.
この場合、電流比11:1□= 1:10000を1
個のカレントミラー回路で得ようとすれば、少なくとも
1oooi個の電流制御素子が要るが、との実施例にお
いては(2)式からも解るように4400個の電流制御
素子で済む。しかも、各々のカレントミラー回路に°お
いては、制御側回路と模写側回路が共に複数の電流制御
素子で構成されているので、個々の電流制御素子の特性
のバラツキが互いに相殺されて極めて正確な電流比を得
ることができる。In this case, the current ratio 11:1□=1:10000 is 1
If the current mirror circuit is to be used, at least 100 current control elements are required, but in this embodiment, as can be seen from equation (2), 4400 current control elements are sufficient. Moreover, in each current mirror circuit, both the control side circuit and the copying side circuit are composed of multiple current control elements, so variations in the characteristics of the individual current control elements are canceled out and extremely accurate. It is possible to obtain a current ratio of
第4図はこの発明の第2の実施例の構成を示すブロック
図である。なお、この図において第1図の各部と対応す
る部分には同一の符号を付しその説明を省略する。FIG. 4 is a block diagram showing the configuration of a second embodiment of the invention. In this figure, the same reference numerals are given to the parts corresponding to those in FIG. 1, and the explanation thereof will be omitted.
この図におけるカレントミラー回路CN−2は素子群3
−2の端子3G、3Dと素子群4−2の端子4Gとが接
続されているので、素子群3−2を流れるwL流1□
Vこよって素子群4−2を流れる電流t5(15= 1
0 X tl) が制御される。すなわち、素子群3
−2が制御側回路となり、素子群4−2が電流11
を所定比率(10倍)で模写する模写側回路となってい
る。また、カレントミラー回路CP−2、CN−1、C
,−1もカレントきラー回路cN−2と同様の端子接続
となっているので、素子群1−2.3−1.1−1が各
々制御側回路となり、素子群2−2.4−1.2−1が
各々模写側回路となっている。ioは可変インピーダン
ス素子であ’)hZ2 はインピーダンス素子である。The current mirror circuit CN-2 in this figure is the element group 3.
Since terminals 3G and 3D of -2 are connected to terminal 4G of element group 4-2, wL flow 1□ flowing through element group 3-2
Current t5 flowing through element group 4-2 due to V (15=1
0 X tl) is controlled. That is, element group 3
-2 is the control side circuit, and the element group 4-2 has a current of 11
The reproduction side circuit reproduces the image at a predetermined ratio (10 times). In addition, current mirror circuits CP-2, CN-1, C
, -1 have the same terminal connections as the current filter circuit cN-2, so element group 1-2.3-1.1-1 each becomes a control side circuit, and element group 2-2.4- 1.2-1 are copy side circuits. io is a variable impedance element and hZ2 is an impedance element.
上述した回路において素子群3−2のゲートソース間電
圧は可変インピーダンスz′1 のインピーダンスに
よって決まるから、結局、電流1□は可変インピーダン
ス素子zl のインピーダンスによって決まる。そして
、電流15は11×10.14は’5×” h iaは
i4X 10.12は13X10となる。したがって、
この実施例における11と1□の関係は次式で示される
。In the circuit described above, since the gate-source voltage of the element group 3-2 is determined by the impedance of the variable impedance z'1, the current 1□ is ultimately determined by the impedance of the variable impedance element zl. And the current 15 is 11×10.14 is '5×'' h ia is i4X 10.12 is 13X10. Therefore,
The relationship between 11 and 1□ in this example is expressed by the following equation.
iz= tlx 10 X 10 X 10 X 10
−−−−−−−−(31このように、この実施例は電流
11 をステップアンプする機能を有する。iz= tlx 10 x 10 x 10 x 10
-----------(31) Thus, this embodiment has the function of step-amplifying the current 11.
なお、この実施例を電圧入力形にする場合は。In addition, if this embodiment is to be a voltage input type.
例えば第5図に示すようにする。この図にシいて10は
増幅器であり、入力抵抗Rinを介して供給される電圧
etnを増幅し、その出力電圧を素子群3−2の端子3
Gと素子群4−2の端子4Gに供給する。また、との増
幅器10の入力端子と素子群3−2の端子3Dとが接続
されている。このような構成によれば、電流11 が
増幅器10の出力電圧、すなわち、電圧sinによって
決定されるから、電流1□が入力電圧einによって制
御される。For example, as shown in FIG. In this figure, reference numeral 10 denotes an amplifier, which amplifies the voltage etn supplied via the input resistor Rin and sends the output voltage to the terminal 3 of the element group 3-2.
G and the terminal 4G of the element group 4-2. Further, the input terminal of the amplifier 10 and the terminal 3D of the element group 3-2 are connected. According to such a configuration, since the current 11 is determined by the output voltage of the amplifier 10, that is, the voltage sin, the current 1□ is controlled by the input voltage ein.
第6図はこの発明の第3の実施例の構成を示すブロック
図である。なお、この実施例はこの発明を2線式伝送器
に適用した場合の一例である。FIG. 6 is a block diagram showing the configuration of a third embodiment of the invention. Note that this embodiment is an example in which the present invention is applied to a two-wire transmitter.
この図において21は一定電圧vc0を出力する定電圧
回路、20は演算増幅器、Ra は電圧■ccを分圧し
て演算増幅器20の反転入力端子に供給する可変抵抗器
、24は演算増幅器20によって駆動される出力トラン
ジスタである。また、22は電源、23は負荷であり、
これらは遠隔の受信部に設けられている。In this figure, 21 is a constant voltage circuit that outputs a constant voltage vc0, 20 is an operational amplifier, Ra is a variable resistor that divides the voltage ■cc and supplies it to the inverting input terminal of the operational amplifier 20, and 24 is driven by the operational amplifier 20. output transistor. Further, 22 is a power supply, 23 is a load,
These are located at remote receivers.
この図に示す回路において、カレントミラー回路CN
−1、C,−2、CN −2は前述した第1の実施例の
場合と同様の動作となり、したがって。In the circuit shown in this figure, current mirror circuit CN
-1, C, -2, CN -2 operate in the same way as in the first embodiment described above.
素子群3−2を流れる電流1sは出力トランジス上述し
た回路において、入力電圧61n(図示せぬセンサ回路
から供給される電圧)が上昇すると、演算増幅器20の
出力電圧が上昇し、出力トランジスタ24を流れる電流
1゜が増加する。この結果、模写電流1 が増加し1抵
抗器Ri nと素子群3−2の分圧比が変って、演算増
幅器20の非反転入力端子電位が下降する。このように
して、演算増幅器20は両入力端子間電圧差を0とする
ように、その出力電圧を調整する。なお、入力電圧el
nが下降した場合も上述した場合と同様の動作となる。In the circuit described above, when the input voltage 61n (voltage supplied from a sensor circuit not shown) rises, the output voltage of the operational amplifier 20 rises, and the current 1s flowing through the element group 3-2 causes the output transistor 24 to rise. The flowing current increases by 1°. As a result, the copy current 1 increases, the voltage division ratio between the resistor Rin and the element group 3-2 changes, and the potential at the non-inverting input terminal of the operational amplifier 20 decreases. In this way, the operational amplifier 20 adjusts its output voltage so that the voltage difference between both input terminals is zero. Note that the input voltage el
When n decreases, the same operation as in the above case occurs.
このように、この実施例においては入力電圧61nによ
って、演算増幅器20の出力電圧が決定し、この出力電
圧によってl。が決定する。In this way, in this embodiment, the output voltage of the operational amplifier 20 is determined by the input voltage 61n, and this output voltage determines l. is determined.
すなわち、電流1゜が入力電圧量βに対応する。That is, current 1° corresponds to input voltage amount β.
s1!7図はこの発明の第4の実施例の構成を示すブロ
ック図である。なお、この図において第1図の各部と対
応する部分には同一の符号が付しである。Figure s1!7 is a block diagram showing the configuration of a fourth embodiment of the present invention. In this figure, parts corresponding to those in FIG. 1 are given the same reference numerals.
この図に示す回路にシいてカレントミラー回路CN −
3%動作していない場合は、電流14bは流れないから
14== 14a となり、この回路は第1図に示す
回路と略同様の回路となる。したがって、電流1 →i
−41(=i4)→15→1□ の順2 3
4a
で順次所定比率でステップダウンされてゆく。一方、カ
レントミラー回%CN −3が動作状態になれば、電流
16 によって、電流’4bが制御される。According to the circuit shown in this figure, the current mirror circuit CN −
When the circuit is not operating by 3%, the current 14b does not flow, so 14==14a, and this circuit becomes approximately the same as the circuit shown in FIG. Therefore, current 1 →i
-41 (=i4) → 15 → 1□ order 2 3
4a, the step is sequentially stepped down at a predetermined ratio. On the other hand, when the current mirror rotation %CN-3 is activated, the current '4b is controlled by the current 16.
この場合、電流’4a−’4−’4b となるので、カ
レントミラー回路CN+42 、 Cp−2はC量4−
14b)を所定比率で順次ステップダウンしてゆく。こ
のように、この実IIfA例においては、I−1なる4
4b
演算を行うことができる。In this case, the current becomes '4a-'4-'4b, so the current mirror circuit CN+42, Cp-2 has a C amount of 4-
14b) is sequentially stepped down at a predetermined ratio. Thus, in this real IIfA example, the 4
4b Can perform calculations.
以上説明し念ようにこの発明によれば、一方および他方
の回路が各々複数の電流制御素子で構成され、各々の回
路を流れる電流の比が各々の回路を構成する電流制御素
子の数の比となるカレントミラー回路を複数設け、前記
複数のカレントミラー回路を1個のカレントミラー回路
の模写1x、流が順次次のカレントミラー回路の入力電
流となるように構成し1かつ、模写電流を出力するカレ
ントミラー回路とこの模写電流が供給されるカレントミ
ラー回路とを互いに逆導電性の電流制御素子で構成した
ので、電流制御素子の特性のバラツキに影響されること
なく電流比を正確に設定することができ、しかも、設定
電流比が大きな値になる場合でも電流制御素子の数が少
なくて済むという利点が得られる。As explained above, according to the present invention, one circuit and the other circuit are each composed of a plurality of current control elements, and the ratio of the currents flowing through each circuit is the ratio of the number of current control elements constituting each circuit. A plurality of current mirror circuits are provided, and each of the plurality of current mirror circuits is configured to be a copy 1x of one current mirror circuit, and the current is configured to sequentially become the input current of the next current mirror circuit, and the copy current is output. Since the current mirror circuit to which the current mirror circuit is applied and the current mirror circuit to which this copied current is supplied are constructed with current control elements having conductivity opposite to each other, the current ratio can be set accurately without being affected by variations in the characteristics of the current control elements. Moreover, even when the set current ratio becomes a large value, there is an advantage that the number of current control elements can be reduced.
tai図はこの発明の第1の実施例の構成を示すブロッ
ク図、第2図%第3図は各々第1図に示すカレントミラ
ー回路C,、CNの構成を示す回路図、84図はこの発
明の1s2の実施例の構成を示すブロック図、vXS図
は同実施例を電圧入力形にする場合の構成を示すブロッ
ク図、第6図はこの発明のIE3の実施例の構成を示す
ブロック図、第7図はこの発明の第4の実施例の構成を
示すブロック図である。
CN−1〜CN−a 、 CP−1〜cp−2・・・カ
レントミラー回路、Q&−1〜Q&−100。
Qb−1〜Qb−1000・・・ pチャンネルFET
(電流制御素子)、Q −1〜Qc−100、Qd−
1〜Q、−1000・・・ NチャンネルFET(電流
制御素子3゜
第1図
第2図
/
血Figure 2 is a block diagram showing the configuration of the first embodiment of the present invention, Figure 2 is a circuit diagram showing the configuration of the current mirror circuits C, CN shown in Figure 1, and Figure 84 is a circuit diagram showing the configuration of the current mirror circuits C, CN shown in Figure 1. The vXS diagram is a block diagram showing the configuration of the 1s2 embodiment of the invention, the vXS diagram is a block diagram showing the configuration when the same embodiment is made into a voltage input type, and FIG. 6 is a block diagram showing the configuration of the IE3 embodiment of the invention. , FIG. 7 is a block diagram showing the configuration of a fourth embodiment of the present invention. CN-1 to CN-a, CP-1 to cp-2... current mirror circuit, Q&-1 to Q&-100. Qb-1 to Qb-1000...p channel FET
(Current control element), Q-1 to Qc-100, Qd-
1~Q, -1000... N-channel FET (current control element 3゜Fig. 1 Fig. 2/Blood
Claims (1)
され、各々の回路を流れる電流の比が各々の回路を構成
する電流制御素子の数の比となるカレントミラー回路を
複数設け、前記複数のカレントミラー回路を1個のカレ
ントミラー回路の模写電流が順次次のカレントミラー回
路の入力電流となるように構成し、かつ、模写電流を出
力するカレントミラー回路とこの模写電流が供給される
カレントミラー回路とを互いに逆導電性の電流制御素子
で構成したことを特徴とする比率演算方式。One circuit and the other circuit each include a plurality of current control elements, and a plurality of current mirror circuits are provided in which the ratio of the currents flowing through each circuit is the ratio of the number of current control elements constituting each circuit, The current mirror circuit is configured such that the copied current of one current mirror circuit becomes the input current of the next current mirror circuit in sequence, and the current mirror circuit outputs the copied current and the current mirror to which the copied current is supplied. A ratio calculation method characterized in that the circuit is composed of current control elements having conductivity opposite to each other.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57116401A JPS596606A (en) | 1982-07-05 | 1982-07-05 | Method for calculating ratio |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57116401A JPS596606A (en) | 1982-07-05 | 1982-07-05 | Method for calculating ratio |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS596606A true JPS596606A (en) | 1984-01-13 |
Family
ID=14686128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57116401A Pending JPS596606A (en) | 1982-07-05 | 1982-07-05 | Method for calculating ratio |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS596606A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61158114U (en) * | 1985-03-22 | 1986-10-01 | ||
JPH01314429A (en) * | 1988-04-29 | 1989-12-19 | Philips Gloeilampenfab:Nv | Current dividing circuit |
GB2529505A (en) * | 2014-05-20 | 2016-02-24 | Cambridge Silicon Radio Ltd | Current regulated transimpedence amplifiers |
-
1982
- 1982-07-05 JP JP57116401A patent/JPS596606A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS61158114U (en) * | 1985-03-22 | 1986-10-01 | ||
JPH0353610Y2 (en) * | 1985-03-22 | 1991-11-25 | ||
JPH01314429A (en) * | 1988-04-29 | 1989-12-19 | Philips Gloeilampenfab:Nv | Current dividing circuit |
GB2529505A (en) * | 2014-05-20 | 2016-02-24 | Cambridge Silicon Radio Ltd | Current regulated transimpedence amplifiers |
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