JP3438878B2 - Constant current circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置等に組み込まれる定電流回路に関し、特に閾値電圧が
負であるデプレッション型電界効果トランジスタ（以下
Ｄ−ＦＥＴと称する。）を使用し、且つ閾値変動に対す
る耐性の高い定電流回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a constant current circuit incorporated in a semiconductor integrated circuit device or the like, and particularly uses a depletion type field effect transistor (hereinafter referred to as D-FET) having a negative threshold voltage , and The present invention relates to a constant current circuit having high resistance to threshold fluctuation.
【０００２】[0002]
【従来の技術】従来の定電流回路を図７に示す。この定
電流回路は通常パイポーラトランジスタあるいは閾値電
圧が正であるエンハンスメント型電界効果トランジスタ
（以下Ｅ−ＦＥＴと称する。）に対して広く適用される
定電流回路である（例えば、P.R.Gray and R.G.Meyer,"
Analysis and Design of Analog Integrated Circuits"
Johon Wiley & Sons,Inc.1977.）。2. Description of the Related Art A conventional constant current circuit is shown in FIG. This constant current circuit is a constant current circuit which is widely applied to a bipolar transistor or an enhancement type field effect transistor (hereinafter referred to as an E-FET) having a positive threshold voltage (for example, PRGray and RG Meyer, ".
Analysis and Design of Analog Integrated Circuits "
Johon Wiley & Sons, Inc.1977.).
【０００３】本定電流回路は、一端が高電位の電源端子
ＶＤＤに接続された抵抗Ｒ１と、ゲート端子とドレイン
端子が短絡されその短絡点が先の抵抗Ｒ１の他端に接続
され、ソース端子が接地されたＦＥＴ１と、ソース端子
が接地されゲート端子がＦＥＴ１のゲート端子に接続さ
れたＦＥＴ２により構成される。ＦＥＴ２は集積回路内
において定電流源トランジスタとして使用され、そのド
レイン端子にはさらに別のトランジスタあるいは抵抗等
の負荷が接続される。In this constant current circuit, a resistor R1 having one end connected to a high-potential power supply terminal VDD, a gate terminal and a drain terminal are short-circuited, and the short-circuit point is connected to the other end of the resistor R1 and a source terminal. Is grounded, and FET2 having a source terminal grounded and a gate terminal connected to the gate terminal of FET1. The FET 2 is used as a constant current source transistor in the integrated circuit, and the drain terminal thereof is further connected to another transistor or a load such as a resistor.
【０００４】次に本定電流回路の動作について説明す
る。ＦＥＴ１およびＦＥＴ２のドレイン端子に流れる電
流Ｉref、Ｉoutは、共通接続されたゲート端子と接地間
の電圧をＶgs、両ＦＥＴ１，ＦＥＴ２の閾値電圧をＶt
h、ＦＥＴ１，ＦＥＴ２の各々の相互コンダクタンスパ
ラメータ（あるいは利得）をＫ１およびＫ２とし、ドレ
インコンダクタンスが小さいとすると、
Ｉref＝Ｋ１・（Ｖgs−Ｖth)２ (1)
Ｉout＝Ｋ２・（Ｖgs−Ｖth)２ (2)
で表される。ここで、ゲート電圧Ｖgsは互いに共通であ
るためＩrefとＩoutの電流比は、
Ｉout／Ｉref＝Ｋ２／Ｋ１ (3)
となる。従って、出力電流ＩoutはＫ２とＫ１の比に比
例し、閾値Ｖthの変動があった場合においても一定とな
る。つまり、本定電流回路は閾値変動に対する耐性の高
い回路ということができる。Next, the operation of the constant current circuit will be described. The currents Iref and Iout flowing through the drain terminals of the FET1 and FET2 are Vgs, the voltage between the commonly connected gate terminals and ground, and Vt, the threshold voltage of both FET1 and FET2.
Assuming that the transconductance parameters (or gains) of h, FET1 and FET2 are K1 and K2 and the drain conductance is small, Iref = K1 · (Vgs−Vth) 2 (1) Iout = K2 · (Vgs−Vth) It is represented by 2 (2). Since the gate voltages Vgs are common to each other, the current ratio between Iref and Iout is Iout / Iref = K2 / K1 (3). Therefore, the output current Iout is proportional to the ratio of K2 and K1, and is constant even when the threshold value Vth changes. In other words, the constant current circuit can be said to be a circuit having high resistance to threshold fluctuation.
【０００５】[0005]
【発明が解決しようとする課題】上記定電流回路におい
て、ＦＥＴ２は定電流源トランジスタとして使用するた
めには高出力インビーダンスであることが必要である。
従ってＦＥＴ２は図８に示すような飽和領域となるバイ
アス条件で使用しなければならない。（ここで、図８は
ＦＥＴ２のＩoutとＶdsの関係を示すＤＣ特性図であ
る。）つまり、
Ｖds２＞Ｖdssat (4)
の条件を満たす必要がある。ここでＶds２はＦＥＴ２の
ドレイン・ソース間電圧である。一方、Ｖdssatは飽和
電圧であり近似的に、
Ｖdssat＝Ｖgs−Ｖth (5)
で表される。式(4)と式(5)より、
Ｖds２＞Ｖgs−Ｖth (6)
の関係式が得られる。すなわち、Ｖgsの電位をＶthに比
較して十分に高い電位にバイアスすることにより、ＦＥ
Ｔ２を定電流源トランジスタとして使用することが可能
となる。In the above constant current circuit, the FET 2 needs to have high output impedance in order to be used as a constant current source transistor.
Therefore, the FET 2 must be used under a bias condition that results in a saturation region as shown in FIG. (Here, FIG. 8 is a DC characteristic diagram showing the relation between Iout and Vds of the FET2.) That is, it is necessary to satisfy the condition of Vds2> Vdssat (4). Here, Vds2 is the drain-source voltage of the FET2. On the other hand, Vdssat is a saturation voltage and is approximately represented by Vdssat = Vgs-Vth (5). From equations (4) and (5), the relational expression of Vds2> Vgs-Vth (6) is obtained. That is, by biasing the potential of Vgs to a potential sufficiently higher than Vth,
It becomes possible to use T2 as a constant current source transistor.
【０００６】一方、ＦＥＴ１のバイアス条件について考
察すると、ＦＥＴ１においてはゲートとドレインが短絡
されているため、
Ｖds１＝Ｖgs (7)
の関係式が成り立つ。ここで、Ｖds１はＦＥＴ１のドレ
イン・ソース間電圧である。今、式(1)および(2)が成立
するような条件、つまり両ＦＥＴ１、ＦＥＴ２を飽和領
域で使用し、ドレインコンダクタンスの影響を排除する
ためには、Ｖds１とＶds２が、
Ｖds１＝Ｖds２ (8)
のようにほぼ等しいことが必要である。上式に(6)を代
入して整理すると、
Ｖth＞０ (9)
となる。On the other hand, considering the bias condition of the FET1, since the gate and the drain are short-circuited in the FET1, the relational expression of Vds1 = Vgs (7) is established. Here, Vds1 is the drain-source voltage of the FET1. Now, in order to eliminate the influence of the drain conductance by using both FET1 and FET2 in the saturation region under the condition that Expressions (1) and (2) are satisfied, Vds1 and Vds2 are expressed as Vds1 = Vds2 (8 ) Is required to be almost equal. Substituting (6) into the above equation and rearranging, Vth> 0 (9).
【０００７】すなわち、閾値電圧Ｖthは正であることが
必要であり、本定電流回路はＥ−ＦＥＴには適用可能で
あるが、Ｄ−ＦＥＴには適用不可能であるということが
わかる。つまり、ここで説明した図７の定電流回路の構
成はＤ−ＦＥＴには使用できないという大きな欠点があ
る。That is, it is necessary that the threshold voltage Vth be positive, and this constant current circuit can be applied to the E-FET but cannot be applied to the D-FET. That is, the configuration of the constant current circuit shown in FIG. 7 described here cannot be used for a D-FET, which is a major drawback.
【０００８】本発明はこのような点に鑑みてなされたも
のであり、Ｄ−ＦＥＴを使用し、且つ閾値変動に対する
耐性の高い定電流回路を提供することを目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a constant current circuit which uses a D-FET and has a high resistance to a threshold variation.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、一端が第１の電源端子に接続さ
れた第１の抵抗と、ソース端子が接地されドレイン端子
が該第１の抵抗の他端に接続された第１のＤ−ＦＥＴ
と、ソース端子が接地されドレイン端子が負荷に接続さ
れた第２のＤ−ＦＥＴと、ドレイン端子が前記第１の電
源端子に接続されゲート端子が前記第１の抵抗の他端に
接続された第３のＤ−ＦＥＴと、ドレイン端子が前記第
１および第２のＤ−ＦＥＴのゲート端子に接続されゲー
ト端子およびソース端子が第２の電源端子に接続された
第４のＤ−ＦＥＴと、前記第３のＤ−ＦＥＴのソース端
子と前記第４のＤ−ＦＥＴのドレイン端子との間に縦続
接続された複数個のダイオードよりなる第１のレベルシ
フト回路と、からなることを特徴とする定電流回路とし
て構成した。[Means for Solving the Problems] To achieve the above object
According to the invention of claim 1, one end is connected to the first power supply terminal.
The first resistor and the source terminal are grounded and the drain terminal
Is connected to the other end of the first resistor as a firstD-FET
The source terminal is grounded and the drain terminal is connected to the load.
The second oneD-FETAnd the drain terminal is connected to the first electrode.
A source terminal connected to the gate terminal at the other end of the first resistor
Connected thirdD-FETAnd the drain terminal is
First and secondD-FETConnected to the gate terminal of
Source terminal and source terminal connected to the second power terminal
The fourthD-FETAnd the thirdD-FETSource end
Child and the fourthD-FETCascade between the drain terminal of
A first level switch composed of a plurality of connected diodes.
And a constant current circuit characterized by comprising:
Configured.
【００１０】請求項２の発明は、請求項１の発明におい
て、前記第１のＤ−ＦＥＴのソース端子を、前記接地に
接続するのに代えて、１又は２以上の縦続接続のダイオ
ードよりなる第２のレベルシフト回路を介して前記第２
の電源端子に接続し、前記第２のＤ−ＦＥＴのソース端
子を、前記接地に接続するのに代えて、第２の抵抗を介
して前記第２の電源端子に接続したことを特徴とする定
電流回路として構成した。According to a second aspect of the present invention, in the first aspect of the present invention, the source terminal of the first D-FET is connected to the ground instead of one or two or more cascade-connected diodes. The second level shift circuit is connected to the second level shift circuit.
Of the second D-FET , and instead of connecting the source terminal of the second D-FET to the ground, the source terminal of the second D-FET is connected to the second power terminal via a second resistor. Configured as a constant current circuit.
【００１１】請求項３の発明は、請求項２の発明におい
て、前記第２のレベルシフト回路を、第３の抵抗に置換
したことを特徴とする定電流回路として構成した。According to a third aspect of the present invention, in the second aspect of the invention, the second level shift circuit is replaced with a third resistor, which is a constant current circuit.
【００１２】請求項４の発明は、請求項２の発明におい
て、前記第２の抵抗を、１又は２以上の縦続接続のダイ
オードよりなる第３のレベルシフト回路に置換したこと
を特徴とする定電流回路として構成した。According to a fourth aspect of the present invention, in the second aspect of the invention, the second resistor is replaced with a third level shift circuit including one or more cascade-connected diodes. Configured as a current circuit.
【００１３】請求項５の発明は、請求項１，２，３又は
４の発明において、前記第１のＤ−ＦＥＴのドレイン端
子と前記第１の抵抗の他端との間に１又は２以上の縦続
接続のダイオードよりなる第４のレベルシフト回路を挿
入し、前記第３のＤ−ＦＥＴのドレイン端子と前記第１
の電源端子との間に１又は２以上の縦続接続のダイオー
ドよりなる第５のレベルシフト回路を挿入したことを特
徴とする定電流回路とした構成した。According to a fifth aspect of the present invention, in the first, second, third or fourth aspect of the present invention, one or two or more are provided between the drain terminal of the first D-FET and the other end of the first resistor. A fourth level shift circuit formed of cascade-connected diodes is inserted, and the drain terminal of the third D-FET and the first level shift circuit are connected.
The constant current circuit is characterized in that a fifth level shift circuit composed of one or more cascade-connected diodes is inserted between the power supply terminal and the power supply terminal.
【００１４】請求項６の発明は、請求項１，２，３，４
又は５の発明において、ソース端子が第２のＤ−ＦＥＴ
のドレイン端子に接続され、ドレイン端子が前記負荷に
接続され、ゲート端子が前記第１のレベルシフト回路の
内のいずれか２つのダイオードの共通接続点に接続され
た第５のＤ−ＦＥＴを設けたことを特徴とする定電流回
路として構成した。The invention of claim 6 is the invention of claims 1, 2, 3, 4
Alternatively, in the invention of 5, the source terminal has a second D-FET.
Is connected to the drain terminal, a drain terminal connected to the load, provided a fifth D-FET gate terminal is connected to the common connection point of any two diodes of said first level shift circuit It is configured as a constant current circuit characterized by that.
【００１５】[0015]
【発明の実施の形態】［第１の実施形態］図１は本発明
による第１の実施形態の定電流回路の回路図である。本
定電流回路は、一端が高電位の電源端子ＶＤＤに接続さ
れた第１の抵抗Ｒ１と、ソース端子が接地されドレイン
端子が抵抗Ｒ１の他端に接続された第１のＦＥＴ１と、
ソース端子が接地されドレイン端子が負荷に接続された
第２のＦＥＴ２と、ドレイン端子が電源端子ＶＤＤに接
続されゲート端子が抵抗Ｒ１の他端に接続された第３の
ＦＥＴ３と、ドレイン端子がＦＥＴ１，ＦＥＴ２のゲー
ト端子に接続されゲート端子およびソース端子が低電位
の電源端子ＶＳＳに接続された第４のＦＥＴ４と、ＦＥ
Ｔ３のソース端子とＦＥＴ４のドレイン端子との間に縦
続接続されたｎ個のダイオードＤ１〜Ｄｎよりなる第１
のレベルシフト回路とからなる回路構成を有する。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] FIG. 1 is a circuit diagram of a constant current circuit according to a first embodiment of the present invention. The constant current circuit includes a first resistor R1 having one end connected to a high-potential power supply terminal VDD, and a first FET1 having a source terminal grounded and a drain terminal connected to the other end of the resistor R1.
A second FET2 having a source terminal grounded and a drain terminal connected to a load, a third FET3 having a drain terminal connected to the power supply terminal VDD and a gate terminal connected to the other end of the resistor R1, and a drain terminal FET1. , FE and a fourth FET4 connected to the gate terminal of the FET2, the gate terminal and the source terminal of which are connected to the low-potential power supply terminal VSS,
A first diode composed of n diodes D1 to Dn connected in series between the source terminal of T3 and the drain terminal of FET4.
And a level shift circuit.
【００１６】すなわち、本実施形態は、ＦＥＴ１の出力
電流を抵抗Ｒｌにより電圧変換し、その電圧をＦＥＴ
３、ｎ個の縦続接続ダイオードＤ１〜Ｄｎ、およびＦＥ
Ｔ４からなるソースフォロア回路を介して、ＦＥＴ１お
よびＦＥＴ２のゲートにフィードバックする回路構成で
ある。That is, in this embodiment, the output current of the FET 1 is converted into a voltage by the resistor Rl, and the voltage is converted into the FET.
3, n cascaded diodes D1 to Dn, and FE
This is a circuit configuration in which feedback is made to the gates of FET1 and FET2 via a source follower circuit composed of T4.
【００１７】次に本定電流回路の動作を説明する。ＦＥ
Ｔ１およびＦＥＴ２の各々の相互コンダクタンスパラメ
ータ（あるいは利得）を各々Ｋ１およびＫ２とし、ゲー
ト電位をＶ１とし、閾値電圧をＶthとすると、ＦＥＴ１
およびＦＥＴ２のドレイン電流ＩrefおよびＩoutは各
々、
Ｉref＝Ｋ１（Ｖ１−Ｖth)２ (10)
Ｉout＝Ｋ２（Ｖ１−Ｖth)２ (11)
と表せる。Next, the operation of the constant current circuit will be described. FE
When the transconductance parameters (or gains) of T1 and FET2 are K1 and K2, respectively, the gate potential is V1, and the threshold voltage is Vth, FET1
The drain currents Iref and Iout of the FET2 and FET2 can be expressed as Iref = K1 (V1-Vth) 2 (10) and Iout = K2 (V1-Vth) 2 (11), respectively.
【００１８】次に、ＦＥＴ３とレベルシフト用のｎ個の
ダイオードＤ１〜ＤｎおよびＦＥＴ４からなるソースフ
ォロア回路について考える。当該ソースフォロア回路の
電流源トランジスタに相当するＦＥＴ４はゲート端子と
ソース端子が短絡されている。このため、ＦＥＴ３およ
びＦＥＴ４のドレイン・ソース間電圧が等しいとすると
ＦＥＴ３のゲート電位とソース電位は同電位となる。従
って、ＦＥＴ１およびＦＥＴ２のゲート電位Ｖ１は、電
源端子ＶＤＤの電位をＶdd、ダイオードＤ１〜Ｄｎの各
々のレベルシフト電位をＶｓとすると、
Ｖ１＝Ｖdd−Ｒ１・Ｉref−ｎ・Ｖｓ (12)
のように記述することができる。つまり、
Ｉref＝（Ｖdd−ｎ・Ｖｓ−Ｖ１）／Ｒ１ (13)
となる。Next, consider a source follower circuit composed of the FET 3, n level-shifting diodes D1 to Dn, and the FET 4. The gate terminal and the source terminal of the FET 4 corresponding to the current source transistor of the source follower circuit are short-circuited. Therefore, assuming that the drain-source voltages of the FET3 and the FET4 are equal, the gate potential and the source potential of the FET3 are the same potential. Therefore, when the potential of the power supply terminal VDD is Vdd and the level shift potential of each of the diodes D1 to Dn is Vs, the gate potential V1 of the FET1 and FET2 is as follows: V1 = Vdd-R1.Iref-n.Vs (12) Can be described in. That is, Iref = (Vdd-n.Vs-V1) / R1 (13).
【００１９】ここで、ＦＥＴ１はＤ−ＦＥＴであり、ゲ
ート電位は接地電位とほぼ等しい状態で飽和領域で動作
が可能である。従って、「（Ｖdd−ｎ・Ｖｓ）＞＞Ｖ
１」の関係を十分満足できるので、式(13)は、
Ｉref＝（Ｖdd−ｎ・Ｖｓ）／Ｒ１ (14)
となる。従って、式(10)および(11)よりＩoutは、
Ｉout＝Ｋ２（Ｖdd−ｎ・Ｖｓ）／（Ｋ１・Ｒ１） (15)
となる。Here, the FET 1 is a D-FET, and can operate in the saturation region with the gate potential substantially equal to the ground potential. Therefore, “(Vdd-n · Vs) >> V
Since the relation “1” can be sufficiently satisfied, the equation (13) becomes Iref = (Vdd−n · Vs) / R1 (14). Therefore, from the formulas (10) and (11), Iout is Iout = K2 (Vdd-n.Vs) / (K1.R1) (15).
【００２０】上式(15)からわかるように、出力電流Ｉou
tは従来技術と同様にＫ２とＫ１の比で決定される電流
として発生させることができる。さらに、上式(15)には
閾値電圧Ｖthが含まれていないので、従来回路と同様に
閾値変動に対して耐性の高い回路が実現できる。また、
本定電流回路において、ＦＥＴ１〜ＦＥＴ４はＤ−ＦＥ
Ｔにもかかわらず全て飽和領域にバイアスされており、
定電流回路としての要求条件を十分に満足している。As can be seen from the above equation (15), the output current Iou
As in the prior art, t can be generated as a current determined by the ratio of K2 and K1. Further, since the threshold voltage Vth is not included in the above equation (15), a circuit having high resistance to threshold fluctuation can be realized as in the conventional circuit. Also,
In this constant current circuit, FET1 to FET4 are D-FE
Despite T, they are all biased in the saturation region,
Satisfies the requirements for a constant current circuit.
【００２１】このように、本実施形態によれば従来技術
では不可能であったＤ−ＦＥＴを使用し、且つ閾値変動
耐性の高い定電流回路が実現できる。 As described above, according to this embodiment, it is possible to realize a constant current circuit which uses a D-FET and which has a high threshold fluctuation tolerance, which is impossible in the prior art .
【００２２】［第２の実施形態］
図２は本発明による第２実施形態の定電流回路の回路図
である。本定電流回路は図１の第１の実施形態の定電流
回路において、ＦＥＴ１のソース端子を、接地に接続す
るのに代えて、第n+1のダイオードＤn+1よりなる第２の
レベルシフト回路を介して電源端子ＶＳＳに接続し、さ
らにＦＥＴ２のソース端子を、接地に接続するのに代え
て、第２の抵抗Ｒ２を介して電源端子ＶＳＳに接続した
回路構成を有する。[0022][Second Embodiment]
FIG. 2 is a circuit diagram of a constant current circuit according to a second embodiment of the present invention.
Is. This constant current circuit is the constant current circuit of the first embodiment shown in FIG.
In the circuit, connect the source terminal of FET1 to ground
In place of the second diode Dn + 1
Connect to the power supply terminal VSS through the level shift circuit,
Instead of connecting the source terminal of FET2 to ground
Connected to the power supply terminal VSS via the second resistor R2.
It has a circuit configuration.
【００２３】本実施形態の目的は、第１の実施形態にお
いて回路に供給される電源がグランド、ＶＤＤ、ＶＳＳ
の３電源が必要であったものを、ＶＤＤおよびＶＳＳの
２電源で供給可能な回路構成にすることにある。上記目
的を実現するために、ＦＥＴ１のソース端子と電源端子
ＶＳＳの間にダイオードＤn+1を挿入し、ＦＥＴ２のソ
ース端子と電源端子ＶＳＳの間に抵抗Ｒ２を挿入してい
る。The purpose of this embodiment is that the power supply to the circuit in the first embodiment is ground, VDD, VSS.
The above three power supplies were required, but the circuit configuration is such that two power supplies of VDD and VSS can be supplied. To achieve the above object, a diode Dn + 1 is inserted between the source terminal of the FET1 and the power supply terminal VSS, and a resistor R2 is inserted between the source terminal of the FET2 and the power supply terminal VSS.
【００２４】前記した第１の実施形態においては、接地
電位と電源端子ＶＳＳの電位を一致させると、ＦＥＴ１
およびＦＥＴ２のゲート・ソース間電位が大きくなり、
式(14)の導出で用いた仮定から逸脱してしまい正常動作
が望めない。さらに、ゲート・ソース間電位が大きくな
るとＦＥＴを破壊してしまう可能性が高い。従って、Ｆ
ＥＴ１およびＦＥＴ２のゲート・ソース間電圧を緩和す
るために、ダイオードＤn+1および抵抗Ｒ２をＦＥＴ１
およびＦＥＴ２のソース端子と電源端子ＶＳＳの間に挿
入している。In the above-described first embodiment, when the ground potential and the potential of the power supply terminal VSS are matched, the FET1
And the potential between the gate and source of FET2 increases,
Since it deviates from the assumption used in the derivation of Eq. (14), normal operation cannot be expected. Furthermore, when the potential between the gate and the source becomes large, there is a high possibility that the FET will be destroyed. Therefore, F
In order to relax the gate-source voltage of ET1 and FET2, diode Dn + 1 and resistor R2 are connected to FET1.
And the FET2 is inserted between the source terminal and the power supply terminal VSS.
【００２５】本実施形態においては、基本的な動作およ
び関係式は第１の実施形態と同様であり、第１の実施形
態と同様の効果が得られる。なお、ダイオードＤn+1に
よるレベルシフト量が不足するような場合は、２以上の
縦続接続ダイオードにより前記した第２のレベルシフト
回路を構成すればよい。また、電源端子ＶＤＤあるいは
ＶＳＳのどちらか一方を接地することが可能であり、こ
の場合、本定電流回路は１電源を供給すれば動作可能で
あることも周知の事実である。In this embodiment, the basic operation and the relational expression are the same as those in the first embodiment, and the same effects as in the first embodiment can be obtained. If the level shift amount due to the diode Dn + 1 is insufficient, the above-mentioned second level shift circuit may be configured with two or more cascade-connected diodes. Further, it is a well known fact that either one of the power supply terminals VDD or VSS can be grounded, and in this case, the constant current circuit can operate by supplying one power supply.
【００２６】［第３の実施形態］図３は本発明による第
３の実施形態の定電流回路の回路図である。本実施形態
は、第２の実施形態において、ダイオードＤn+1の代わ
りに第３の抵抗Ｒ３を挿入した回路構成を有する。[Third Embodiment] FIG. 3 is a circuit diagram of a constant current circuit according to a third embodiment of the present invention. The present embodiment has a circuit configuration in which a third resistor R3 is inserted instead of the diode Dn + 1 in the second embodiment.
【００２７】本実施形態においても基本的な動作および
関係式は第１の実施形態と同様であり、第１の実施形態
と同様の効果が得られる。Also in this embodiment, the basic operation and the relational expression are the same as those in the first embodiment, and the same effects as in the first embodiment can be obtained.
【００２８】［第４の実施形態］図４は本発明による第
４の実施形態の定電流回路の回路図である。本実施形態
は、第２の実施形態において、第２の抵抗Ｒ２の代わり
に第n+2のダイオードＤn+2よりなる第３のレベルシフト
回路を挿入した回路構成を有する。[Fourth Embodiment] FIG. 4 is a circuit diagram of a constant current circuit according to a fourth embodiment of the present invention. The present embodiment has a circuit configuration in which a third level shift circuit including an (n + 2) th diode Dn + 2 is inserted instead of the second resistor R2 in the second embodiment.
【００２９】本実施形態においても基本的な動作および
関係式は第１の実施形態と同様であり、第１の実施形態
と同様の効果が得られる。また、ダイオードＤn+2によ
るレベルシフト量が不足するような場合は、２以上の縦
続接続ダイオードにより前記第３のレベルシフト回路を
構成すればよい。Also in this embodiment, the basic operation and the relational expression are the same as those in the first embodiment, and the same effects as those in the first embodiment can be obtained. If the level shift amount due to the diode Dn + 2 is insufficient, the third level shift circuit may be configured with two or more cascade-connected diodes.
【００３０】［第５の実施形態］図５は本発明による第
５の実施形態の定電流回路の回路図である。本実施形態
は、先の全ての実施形態における回路に対して、各ＦＥ
Ｔ１〜ＦＥＴ４のドレインコンダクタンスによる電流誤
差を小さくすることを目的としている。本定電流回路は
第２の実施形態の回路に対して、ＦＥＴ１のドレイン端
子と抵抗Ｒ１との間に１個又はｍ個の縦続接続のダイオ
ードＤa1〜Ｄamよりなる第４のレベルシフト回路を挿入
し、ＦＥＴ３のドレイン端子と電源端子ＶＤＤの間に１
個又はｋ個の縦続接続のダイオードＤb1〜Ｄbkよりなる
第５のレベルシフト回路を挿入した回路構成である。[Fifth Embodiment] FIG. 5 is a circuit diagram of a constant current circuit according to a fifth embodiment of the present invention. In this embodiment, each FE is added to the circuits in all the previous embodiments.
The purpose is to reduce the current error due to the drain conductance of T1 to FET4. This constant current circuit is different from the circuit of the second embodiment in that a fourth level shift circuit including one or m cascade-connected diodes Da1 to Dam is inserted between the drain terminal of the FET1 and the resistor R1. Between the drain terminal of FET3 and the power supply terminal VDD.
This is a circuit configuration in which a fifth level shift circuit composed of N or k cascade-connected diodes Db1 to Dbk is inserted.
【００３１】第４，第５のレベルシフト回路によるレベ
ルシフト量はＦＥＴ１、ＦＥＴ３およびＦＥＴ４のドレ
イン・ソース間電圧が等しくなるように選択あるいは設
計される。これにより、各ＦＥＴのドレイン・ソース間
電圧に依存する電流量を補償することが可能であり、先
に述べた式(14)をより精度良く成立させるために有効で
ある。The level shift amounts by the fourth and fifth level shift circuits are selected or designed so that the drain-source voltages of FET1, FET3 and FET4 are equal. This makes it possible to compensate for the amount of current that depends on the drain-source voltage of each FET, which is effective for establishing the above-described equation (14) with higher accuracy.
【００３２】本実施形態においても基本的な動作および
関係式は第１の実施形態と同様であり、第１の実施形態
と同様の効果が得られる。なお、本実施形態では先の第
２の実施形態を対象に述べたが、第１、第３および第４
の実施形態にも容易に適用可能であることはいうまでも
ない。Also in this embodiment, the basic operation and the relational expression are the same as those in the first embodiment, and the same effects as those in the first embodiment can be obtained. In addition, although the second embodiment has been described in the present embodiment, the first, third and fourth embodiments are described.
It is needless to say that the embodiment can be easily applied.
【００３３】［第６の実施形態］図６は本発明による第
６の実施形態の定電流回路の回路図である。本実施形態
は、先の第１の実施形態の回路において、定電流回路の
出力インビーダンスを高めることを目的としている。本
定電流回路はＦＥＴ２のドレイン端子にＦＥＴ５のソー
ス端子を接続し、当該ＦＥＴ５のゲート端子をｎ個のレ
ベルシフトダイオードＤ１〜Ｄｎの内の２個の共通接続
点のいずれかに接続し、当該ＦＥＴ５のドレイン端子に
負荷を接続する回路構成を有する。[Sixth Embodiment] FIG. 6 is a circuit diagram of a constant current circuit according to a sixth embodiment of the present invention. The present embodiment aims to increase the output impedance of the constant current circuit in the circuit of the first embodiment. In this constant current circuit, the drain terminal of the FET2 is connected to the source terminal of the FET5, and the gate terminal of the FET5 is connected to any one of the two common connection points of the n level shift diodes D1 to Dn. It has a circuit configuration in which a load is connected to the drain terminal of the FET 5.
【００３４】本定電流回路構成によれば、ＦＥＴ５をＦ
ＥＴ２とカスコード接続することにより、出力端子すな
わちＦＥＴ５のドレイン端子にあらわれる電圧変動から
ＦＥＴ２をシールドすることができる。According to this constant current circuit configuration, the FET 5 is
By making a cascode connection with ET2, it is possible to shield FET2 from voltage fluctuations appearing at the output terminal, that is, the drain terminal of FET5.
【００３５】このため出力インピーダンスのさらに高い
定電流回路が実現できる。ただし、ＦＥＴ５のゲート端
子はｎ個のレベルシフトダイオードＤ１〜Ｄｎが発生す
る電位のうち、当該ＦＥＴ５が飽和領域となるような電
位が発生されている箇所を選択して接続する必要があ
る。Therefore, a constant current circuit having a higher output impedance can be realized. However, the gate terminal of the FET 5 needs to be selected and connected from the potentials generated by the n number of level shift diodes D1 to Dn where the potential at which the FET 5 is in the saturation region is generated.
【００３６】本実施形態においても基本的な動作および
関係式は第１の実施形態と同様であり、第１の実施形態
と同様の効果が得られる。なお、本実施形態による回路
構成はこれまで述べてきた第１，第２，第３，第４，第
５の全ての実施形態に対して適用可能であることはいう
までもない。Also in this embodiment, the basic operation and the relational expression are the same as those in the first embodiment, and the same effects as in the first embodiment can be obtained. It goes without saying that the circuit configuration according to the present embodiment can be applied to all the first, second, third, fourth and fifth embodiments described above.
【００３７】[0037]
【発明の効果】以上述べてきたように本発明によれば、
Ｄ−ＦＥＴを使用し、且つ閾値変動に対して耐性の高い
定電流回路が実現できる。従来広く知られている定電流
回路はＤ−ＦＥＴに適用することは原理的に不可能であ
り、本発明による回路の実施効果は極めて大きい。As described above, according to the present invention,
It is possible to realize a constant current circuit that uses the D-FET and has high resistance to threshold fluctuations. It is impossible in principle to apply a widely known constant current circuit to a D-FET, and the effect of implementing the circuit according to the present invention is extremely large.
【図１】 本発明の第１の実施形態の定電流回路の回路
図である。FIG. 1 is a circuit diagram of a constant current circuit according to a first embodiment of the present invention.
【図２】 本発明の第２の実施形態の定電流回路の回路
図である。FIG. 2 is a circuit diagram of a constant current circuit according to a second embodiment of the present invention.
【図３】 本発明の第３の実施形態の定電流回路の回路
図である。FIG. 3 is a circuit diagram of a constant current circuit according to a third embodiment of the present invention.
【図４】 本発明の第４の実施形態の定電流回路の回路
図である。FIG. 4 is a circuit diagram of a constant current circuit according to a fourth embodiment of the present invention.
【図５】 本発明の第５の実施形態の定電流回路の回路
図である。FIG. 5 is a circuit diagram of a constant current circuit according to a fifth embodiment of the present invention.
【図６】 本発明の第６の実施形態の定電流回路の回路
図である。FIG. 6 is a circuit diagram of a constant current circuit according to a sixth embodiment of the present invention.
【図７】 従来の定電流回路の回路図である。FIG. 7 is a circuit diagram of a conventional constant current circuit.
【図８】 従来の定電流回路のバイアス条件を示す説明
図である。FIG. 8 is an explanatory diagram showing a bias condition of a conventional constant current circuit.
ＦＥＴ１〜ＦＥＴ５：電界効果トランジスタ
Ｄ１〜Ｄｎ：第１のレベルシフト回路を構成するダイオ
ード
Ｄn+1：第２のレベルシフト回路を構成するダイオード
Ｄn+2：第３のレベルシフト回路を構成するダイオード
Ｄa1〜Dam：第４のレベルシフト回路を構成するダイオ
ード
Ｄb1〜Ｄbk：第５のレベルシフト回路を構成するダイオ
ード
Ｒ１，Ｒ２，Ｒ３：抵抗FET1 to FET5: field effect transistors D1 to Dn: diode Dn + 1 forming the first level shift circuit: diode Dn + 2 forming the second level shift circuit: diode Da1 forming the third level shift circuit -Dam: Diodes Db1 constituting the fourth level shift circuit Db1 to Dbk: Diodes R1, R2, R3 constituting the fifth level shift circuit: Resistors
Claims (6)
抵抗と、 ソース端子が接地されドレイン端子が該第１の抵抗の他
端に接続された第１のＤ−ＦＥＴと、 ソース端子が接地されドレイン端子が負荷に接続された
第２のＤ−ＦＥＴと、 ドレイン端子が前記第１の電源端子に接続されゲート端
子が前記第１の抵抗の他端に接続された第３のＤ−ＦＥ
Ｔと、 ドレイン端子が前記第１および第２のＤ−ＦＥＴのゲー
ト端子に接続されゲート端子およびソース端子が第２の
電源端子に接続された第４のＤ−ＦＥＴと、 前記第３のＤ−ＦＥＴのソース端子と前記第４のＤ−Ｆ
ＥＴのドレイン端子との間に縦続接続された複数個のダ
イオードよりなる第１のレベルシフト回路と、からなる
ことを特徴とする定電流回路。1. A first resistor having one end connected to a first power supply terminal, a first D-FET having a source terminal grounded and a drain terminal connected to the other end of the first resistor. A second D-FET having a source terminal grounded and a drain terminal connected to a load; and a third D-FET having a drain terminal connected to the first power supply terminal and a gate terminal connected to the other end of the first resistor. D-FE
And T, and the fourth D-FET which has a drain terminal gate and source terminals are connected to a gate terminal of said first and second D-FET is connected to the second power supply terminal, said third D The source terminal of the FET and the fourth DF
A first level shift circuit including a plurality of diodes cascade-connected between the drain terminal of ET and the constant current circuit.
するのに代えて、１又は２以上の縦続接続のダイオード
よりなる第２のレベルシフト回路を介して前記第２の電
源端子に接続し、 前記第２のＤ−ＦＥＴのソース端子を、前記接地に接続
するのに代えて、第２の抵抗を介して前記第２の電源端
子に接続したことを特徴とする定電流回路。2. The constant current circuit according to claim 1, wherein instead of connecting the source terminal of the first D-FET to the ground, a second diode composed of one or more cascade-connected diodes is used. The second power source is connected to the second power source terminal via a level shift circuit, and the source terminal of the second D-FET is connected to the ground instead of being connected to the ground. A constant current circuit characterized by being connected to a terminal.
ことを特徴とする定電流回路。3. The constant current circuit according to claim 2, wherein the second level shift circuit is replaced with a third resistor.
ドよりなる第３のレベルシフト回路に置換したことを特
徴とする定電流回路。4. The constant current circuit according to claim 2, wherein the second resistor is replaced with a third level shift circuit including one or more cascade-connected diodes.
いて、 前記第１のＤ−ＦＥＴのドレイン端子と前記第１の抵抗
の他端との間に１又は２以上の縦続接続のダイオードよ
りなる第４のレベルシフト回路を挿入し、前記第３のＤ
−ＦＥＴのドレイン端子と前記第１の電源端子との間に
１又は２以上の縦続接続のダイオードよりなる第５のレ
ベルシフト回路を挿入したことを特徴とする定電流回
路。5. The constant current circuit according to claim 1, 2, 3 or 4, wherein one or more cascade connection is provided between the drain terminal of the first D-FET and the other end of the first resistor. insert the fourth level shift circuit consisting of a diode, the third D
A constant current circuit characterized in that a fifth level shift circuit composed of one or more cascade-connected diodes is inserted between the drain terminal of the FET and the first power supply terminal.
において、 ソース端子が第２のＤ−ＦＥＴのドレイン端子に接続さ
れ、ドレイン端子が前記負荷に接続され、ゲート端子が
前記第１のレベルシフト回路の内のいずれか２つのダイ
オードの共通接続点に接続された第５のＤ−ＦＥＴを設
けたことを特徴とする定電流回路。6. The constant current circuit according to claim 1, 2, 3, 4, or 5, wherein the source terminal is connected to the drain terminal of the second D-FET , the drain terminal is connected to the load, and the gate terminal is A constant current circuit characterized in that a fifth D-FET connected to a common connection point of any two diodes in the first level shift circuit is provided.
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