JPS5951186B2 - 制御装置 - Google Patents

Description

【発明の詳細な説明】 この発明は一般にＣＰＵ等と呼ばれる中央処理装置によ
つて各種機能を持つユニットが制御されて動作する制御
装置に関し、特に中央処理装置と各ユニット間を結ぶバ
スラインの芯線数を少なくできるように構成すると共に
各ユニットの故障を診断してどのユニットが故障したか
を確実に特定することができる制御装置を提案しようと
するものである。

例えばＩＣ試験機或はその他の総合的な計側装置等では
各種の機能を持つユニットが中央処理装置によつて動作
する。

中央処理装置と各ユニットはバスラインによつて接続さ
れる。第１図は従来の装置を示す。第１図において１は
中央処理装置を示し、２ａ、２ｂ、・・・２ｎはそれぞ
れユニットを示す。また３は中央処理装置１と各ユニッ
トを結ぶバスラインを示す。従来の装置ではバスライン
３に対し各ユニツト２ａ，２ｂ・・・２ｎは並列的に接
続される。つまりバスライン３はアドレスバスライン３
ａと、データバスライン３ｂと、ストローブバスライン
３Ｃと、制御指令バスライン３ｄとに分けられる。これ
ら各バスライン３ａ，３ｂ，３Ｃ，３ｄに対し各ユニツ
トは並列的に接続される。各ユニツト２ａ，２ｂ・・・
２ｎにはデータの授受を行なうインターフエイスが設け
られる。このインターフエイスは例えば第２図に示すよ
うに構成することができる。第２図において４はインタ
ーフエイスを示し、２はユニツト本体を示す。インター
フエイス４にはアドレスバス３ａに接続されたデコーダ
５が設けられる。このデコーダ５によつてアドレスバス
３ａに乗せられたアドレス信号が自己のアドレスである
か否かを解読する。この解読結果により入出力制御器６
が制御されるこのとき制御指令信号バスライン３ｄに制
御指令信号が与えられているときは受取レジスタ７がデ
ータバスライン３ｂに乗せられたデータを取．込む。レ
ジスタ３ｂに取込まれたデータは或るタイミングでユニ
ツト本体２に取込まれる。制御指令信号バスライン３ｄ
に乗せられた信号が出力指定信号である場合は入出力制
御器６の出力によりゲート８が開けられユニツト本体２
から出力され．るデータをデータバスライン３ｂに送出
する。この送出されたデータは中央処理装置１に取込ま
れる。結局従来の装置ではアドレスバスライン３ａ、ス
トローブバスライン３Ｃ、制御指令信号バスライン３ｄ
は中央処理装置１から各ユニツト２ａ，２ｂ・・・２ｎ
への方向性バスラインで構成され、データバスライン３
ｂは双方向性とされる。

このようなバスライン方式によれば次のような不都合が
生じる。

つまり制御機能の向上に伴ないアドレス信号及びデータ
信号のビツト数を増加させると、アドレスバスライン３
ａ及びデータバスライン３ｂはその影響を直接受けてア
ドレスバスライン３ａ及びデータバスライン３ｂの本数
は必要とするビツト数に等しい本数のバスライン構成に
しなければならず太いケーブルを必要とする。

また既存の装置の機能を向上させるにはバスラインを構
成するケーブルを交換しなければならず、その交換は殆
んど不可能である。また各ユニツト２ａ，２ｂ・・・２
ｎをバスライン３に接続する部分において、例えばコネ
クタ部分のミスマツチングにより反射波が発生する。こ
の反射波は各ユニツトの接続部分において発生し、送出
波形に対し重畳して加わるためその影響はユニツトの数
に比例して現れ、ユニツトの数が多い程送出波形が大き
く乱れる。これと共にバスラインを伝播する信号の遅延
による影響も加わつて伝送距離も制限を受ける。また信
号送出速度は中央処理装置から最も離れた位置に接続さ
れたユニツトに信号が到達するまでの時間を基準に決定
されるため伝送距離を長く採ると信号送出速度を低下さ
せなくてはならない。すなわち、例えば中央処理装置が
ユニツトに出力指令を出してユニツトからの出力データ
を読みとる場合においては、その指令を発してからユニ
ツトよりデータが得られるまでの時間は中央処理装置か
らそのユニツトまでの距離の２倍に相当する伝搬遅延時
間を要する。このため中央処理装置からユニツトまでの
距離によりデータが中央処理装置に到着するまでの時間
が異なるため複数のユニツトに対して次々に出力指令を
出した場合にはその複数のユニツトからのデータにぷ゛
つかり合いが生じるおそれがある。これを避けるために
は中央処理装置から最長距離にあるユニツトからのデー
タが返るまでに要する時間の経過後に次の出力指令を出
すようにしなければならない。よつてデータの転送速度
にも制限が生じ高速度の転送が実現できない欠点がある
。また通信回線を用いてデータ通信を行う場合の伝送方
式として、例えばデータハイウエイと称されるループ結
合型の伝送方式がある。この伝送方式における伝送制御
には例えばＨＤＬＣと略称される伝送制御手順が知られ
ている。ＨＤＬＣでは、１フレームの最初に開始フラグ
を示す一定ビツトのパターンがありその後に８ビツトの
アドレスフイールド、８ビツトのコントロールフイール
ド、さらに任意長ビツトのデータフイールドが続きエラ
ー訂正フイールドを経て最後に終結フラグを示す一定ビ
ツトパターンが送られることによりｌフレームを構成す
る。このような伝送制御手順では例えば開始フラグ、終
結フラグのような特別なビツトパターンを必要とするた
め、さらにデータの透過性の問題から複雑な手順、送受
信回路を必要とするため伝送の高速化を充分に達成する
ことができない。また、このような伝送制御手順では機
能の変更、例えばアドレスデータのビツト長の変更等が
できない欠点がある。この発明の第１の目的はバスライ
ンを構成する信号線の本数を可及的に少なくできる構成
を持つ制御装置を提供するにある。

この発明の第２の目的は反射波の影響を受けることのな
く、つまり送出波形が乱れることがなく、よつて伝送距
離を長くすることができる制御装置を提供するにある。

この発明の第３の目的は高速度転送が可能な制御装置を
提供するにある。

この発明の第４の目的は機能の変更が容易に行うことが
できる制御装置を提供するにある。

，この発明の第５の目的は各ユニツトの故障を診断し、
どのユニツトが故障したかを確実に特定することができ
る制御装置を提供することにある。この発明では同一バ
スラインを通じて制御指令信号及びアドレス信号、デー
タ信号等を制御指令表示信号、アドレス表示信号、デー
タ表示信号により識別し、これらをクロツクと同期して
時分割して伝送すると共に各ユニツトは一方向性バスラ
インによつて縦続接続し、各ユニツトにおいて各信号を
中継するように構成するものでる。従つてこの発明によ
れば制御指令信号及びアドレス信号、データ信号を時分
割して同一バスラインによつて伝送するため、バスライ
ンを構成する信号線の数を少なくできる。

然も機能の向上のためにアドレス信号及びデータ信号の
ビツト数が増．加しても、その増加したビツト分は時分
割により同一バスラインを伝送させることができる。よ
つてバスラインを構成する信号線の本数を変更しなくと
も機能の変更を実現できる。更に各ユニツトの出力回路
及び沖央処理装置の出力回路は次段の，ユニツトに対し
てだけ信号を中継すればよいため、反射波による影響を
小さくすることができ、波形に乱れが生じるおそれはな
い。このため送出した波形は遅延が生じるものの原形を
保つて確実に次のユニツトに伝達され、よつて伝送距離
を長・くすることができる。更に信号送出速度は各伝送
線路間に伝送される信号の位相のずれにより限界が決ま
る。よつて送出速度を著るしく速くすることができる。
以下にこの発明の一実施例を第３図以下を用いて詳細に
説明する。

第３図はこの発明による制御装置の全体の構成の一実施
例を示す。

図中第１図と対応する部分には同一符号を附し、その重
複説明は省略するが、１は中央処理装置、２ａ，２ｂ，
２ｃ，２ｄ，２ｅ，２ｆはそれぞれ各機能を持つユニツ
トを示す。

この発明においてはこれら複数のユニツト２ａ〜２ｆを
バスライン１３を介して縦続接続するものである。即ち
各ユニツト２ａ〜２ｆには入力ポート１４と、出力ポー
ト１５とを有し、各ユニツト２ａ〜２ｆの出力ポートを
次段のユニツトの入力ポート１４にバスライン１３を通
じて接続する。

よつて各ユニツト２ａ〜２ｆはバスライン１３を介して
互いに縦続接続され、この縦続回路は一方向性バスライ
ンを構成する。この一方向性バスラインの入力端末１３
ａを中央処理装置１の出力ポート１ａに接続し、一方向
性バスラインの出力端末１３ｂを中央処理装置１の入力
ポート１ｂに接続する。第４図に各ユニツト２ａ〜２ｆ
のそれぞれの内部構成の一例を示す。

図中４は各ユニツト本体２とバスライン１３との間に介
挿されるインターフエイスを示す。このインターフエイ
ス４に入力ポート１４と出力ポート１５が設けられる。
これら入力ポート１４と出力ポート１５にはバスライン
１３が接続される。バスライン１３はこの例では線Ｌ１
〜Ｌ５によつて制御バスライン１３Ｃを構成し、線Ｌ６
〜Ｌｌ３は８本の線によつて共通バスライン１３ｄを構
成した場合を示す。つまり制御バスライン１３Ｃは第５
図Ａに示すようなクロツクＰａを伝送するクロツク伝送
線Ｌ１と、同図Ｂに示すスタート信号Ｐｂを伝送するス
タート信号伝送線Ｌ２と、同図Ｃに示すアドレス表示信
号Ｐｅを伝送するアドレス表示信号伝送線Ｌ３と、同図
Ｄに示すデータ表示信号Ｐｂを伝送するデータ表示信号
伝送線Ｌ４と、指定を受けたユニツトが第５図Ｅに示す
応答信号Ｐｅを中央処理装置１に返送する応答信号Ｌ５
により構成される。

共通バスライン１３ｄは８本の線Ｌ６〜Ｌｌ３によつて
構成され、この共通バスライン１３ｄに第５図Ｆに示す
ように制御指令信号ＣＢと、アドレス信号Ａ。と、デー
タ信号Ｄｓとが時分割して伝送される。入カポート１４
の各レシーバＲの出力端子は出力ポート１５のドライバ
Ｄの入力端子に接続される。信号線Ｌ，〜Ｌ，からはそ
れぞれクロツク信号Ｐａと、スタート信号Ｐｂと、アド
レス表示信号Ｐｃと、データ表示信号Ｐｄをユニツト本
体２に取込む。また共通バスライン１３ｄからは制御指
令信号ＣＢと、アドレス信号ＡＤ及びデータ信号Ｄｓが
ユニツト本体２に取込まれる。ここでこの発明において
は応答信号線Ｌ５を他の線とは逆向の伝送方向に選定す
るものである。

またこの応答信号線Ｌ，、データ表示信号伝送線Ｌ，及
び共通バスラインＬ。〜Ｌ，，に接続されたレシーバＲ
とドライバＤとの間にはそれぞれに例えばオアゲート回
路０Ｒを介装し、ユニツト本体２から出力されるデータ
表示信号Ｐｄ、応答信号Ｐｅ及びデータ信号Ｄ，をユニ
ツト本体２から信号線Ｌ，，Ｌ。及び共通バスライン１
３ｄに出力できるようにしている。ユニツト本体２の一
部を第６図に示す。

第６図において１６は制御指令信号ＣＢの着信レジスタ
である。このレジスタ１６は８ビツトのレジスタが用い
られる共通バスライン１３ｄに乗せられる並列８ビツト
を１バイトとする制御指令信号ＣＢを一度に読込む。こ
のレジスタ１６に読込まれた制御指令信号ＣＢは制御指
令信号解読器１７に供給され、この解読器１７にて制御
指令信号ＣＢを解読し出力端子１７ａ，１７ｂ，１７ｃ
，１７ｄに４ビツトの解読信号が得られ、この解読信号
によつてユニツト本体２内の各部が所定の状態に制御さ
れる。レジスタ１６の制御端子ＰＥにスタート信号Ｐｂ
が与えられる。スタート信号ＰｂがＨ論理になるレジス
タ１６は端子ＣＰに与えられるクロツクＰａに同期して
共通バスライン１３ｄの信号を読込む。スタート信号Ｐ
ｂがＨ論理にあるときは共通バスライン１３ｄには第５
図Ｆに示すように制御指令信号ＣＢが乗せられている。
よつてレジスタ１６はこの制御指令信号ＣＢを読込む。
一方１８ａ，１８ｂ，１８ｃはそれぞれアドレス信号の
着信レジスタを示す。この着信レジスタ１８ａ，１８ｂ
，１８ｃの各制御端子ＰＥには第５図Ｃに示すアドレス
表示信号Ｐｃを提供する。よつて共通バスライン１３ｄ
にアドレス信号が乗るとこれと同期してアドレス表示信
号ＰｃがＨ論理となるから各レジスタ１８ａ，１８ｂ，
１８ｃは端子ＣＰに与えられるクロツクＰａによつて駆
動される共通バスライン１３ａからアドレス信号ＡＤを
読込む。アドレス信号ＡＤはこの例では並列８ビツトを
工バイトとする３バイトの信号Ａ。，Ａｌ，Ａ２によつ
て１つのアドレス信号を構成し、全体で８×３ビツトの
アドレス信号がクロツクＰａに同期して１バイトずつ送
出される。従つて各レジスタ１８ａ，１８ｂ，１８ｃは
互いに縦続接続され、初段のレジスタ１８ａに読込まれ
た第１バイト目のアドレス信号Ａ。は次のクロツクによ
り第２段目のレジスタ１８ｂに移され、初段のレジスタ
１８ａには第２バイト目のアドレス信号Ａ，が読込まれ
る。結局３個のクロツクＰａによつてレジスタ１８ａ，
１８ｂ，１８ｃに３バイトのアドレス信号Ａ。，Ａ，，
Ａ。が読込まれる。各レジスタ１８ａ，１８ｂ，１８ｃ
の出力はそれぞれアドレス解読器１９に８×３ビツトの
並列信号で与えられる。よつてこのアドレス解読器１９
よつて自身が指定されたか否かを判読し、その判読結果
により応答信号Ｐｅを中央処理装置１に返送すると共に
データ信号の読込みを可能とするように例えばデータ読
込レジスタ２０ａ〜２０ｄの制御端子ＰＥに応答信号Ｐ
ｅを与え、アドレス信号ＡＤに続くデータ信号Ｄｓをデ
ータ読込レジスタ２０ａ，２０ｂ，２０ｃ，２０ｄに読
込む。このデータ信号Ｄｓはこの例では並列８ビツトを
１バイトとする４バイトの信号Ｄ。，Ｄ，，Ｄ。，Ｄ，
によって１つのデータ信号Ｄｓとして伝送するようにし
た場合を示す。よつてデータ読込レジスタ２０ａ，２０
ｂ，２０ｃ，２０ｄはそれぞれ８ビツトのレジスタが用
いられ、４個のクロツクによりデータ信号Ｄ。，Ｄ，，
Ｄ。，Ｄ，が各レジスタ２０ｄ，２０ｃ，２０ｂ，２０
ａに読込まれる。これらの各レジスタ２０ａ−ｄの各出
力は８×４ビツトの並列符号として取出され、ユニツト
２内の例えばメモリ等に収納される。このようにして中
央処理装置１から出された信号は各ユニツトを中継され
て目的とするユニツトに取込まれる。

またユニツトから読出された時分割デークは次段の各ユ
ニツトによつて中継されて中央処理装置１の入カポート
Ｉｂに取込まれる。よつて中央処理装置１にも上述した
レジスタ１８ａ〜１８ｃ及び２０ａ〜２０ｄから成る直
−並列変換手段が設けられる。以上説明したようにこの
発明によれば共通バスライン１３ｄを用いて制御指令信
号ＣＢ、アドレス信号ＡＤ、データ信号Ｄ５を時分割し
て送るからバスライン１３ｄの線の本数を少なくできる
。

然もバスライン１３ｄの線の本数より多いビツトのアド
レス信号ＡＤ及びデータ信号Ｄ５を転送できる。更に現
用の装置の機能を向上させたい場合にアドレス信号およ
びデータ信号のビツト数を増加させるには単にその増加
するビツト部分を並列信号に変換し、時分割して加える
だけでよいためアドレス信号Ａ。及びデータ信号Ｄ５の
ビツト数を増加させてもバスラインの線の本数を変更し
なくて済み単に着信レジスタの容量を変えるだけでよい
から機能の変更を容易に行なうことができる。すなわち
、例えばアドレスデータを３バイトから２バイトに変更
する場合には、２バイトに相当する時間のアドレス表示
信号を中央処理装置から伝送すればよい。更にこの発明
によれば各ユニツト２ａ〜２ｆにおいてタロツク信号Ｐ
ａ、スタート信号Ｐｂ、アドレス表示信号Ｐｃ、データ
表示信号Ｐｄ、及び制御指令信号ＣＢ、アドレス信号Ａ
Ｄ、データ信号Ｄ５は全てドライバＤを介して次段のユ
ニツトに伝送するように構成したから各ユニツトの出力
ポート１５におけるドライバＤ及び沖央処理装置１の出
力ポートのドライバはそれぞれ１，つのユニツトに対し
てだけ信号を送ればよい。よつて反射波の影響は１つの
ユニツトからの反射だけとなり反射波による影響を小さ
くでき、波形の乱れを少なくできる。更に信号送出速度
はクロツク信号とアドレス、データ等の伝送信号及びこ
れ．らを識別するための表示信号の間の位相づれを考慮
して決定できるが、この位相づれは上記各信号が中央処
理装置から同期して伝送され、かつ各信号線が同一長で
並列に配線されているため極めて小さい。つまりこの発
明によれば各ユニツト２ａ．〜２ｆにおいて各信号が確
実に中継されていくから中央処理装置］から出された信
号が中央処理装置１から最も離れた位置に接続されたユ
ニツトに着信されるまで次の信号の送出を持たなくても
よい。従つて信号の送出速度を速くすることができ・高
速度の信号の転送を実現できる。また制御指令信号ＣＢ
によつて指定されたユニツトから応答信号Ｐｅを出力さ
せ、その応答伝送路を他の信号路とは逆向にしたからユ
ニツトの故障診断を容易に行なうことができる。

例えば中央処理装置１の指令によりユニツトから読出さ
れたデータが中央処理装置１に到達しないときは故障診
断を行なう。上述の実施例のように応答信号Ｐｅの伝送
路Ｌｓを他の信号路と逆方向性にすることにより先ず例
えばユニツト２ａを指定したとき応答信号Ｐｅが得られ
れば沖央処理装置１とユニツト２ａ間の伝送路及びユニ
ツト２ａは正常であることが解る。またこのとき応答信
号Ｐｅが得られなければユニツト２ａが故障しているこ
とが解る。またユニツト２ｂを指定したとき応答信号Ｐ
ｅが中央処理装置１に戻されると２ｂまでが正常である
ことが解る。このようにして順次ユニツトの診断を行な
うことができる。ここで仮に応答信号Ｐｅの伝送路が他
の伝送路と同じ方向性を持つならばどれか一つのユニツ
トが故障するとどのユニツトを指定しても応答信号Ｐｅ
が全く中央処理装置１に戻されない。よつてどのユニツ
トが故障したかを判定することができない。よつて上述
した実施例のように応答信号路に他の信号路と逆向の方
向性を持たせることによりどのユニツトが故障してもそ
の故障したユニツトを確実に特定することができる。

これはこの発明による各ユニツト２ａ〜２ｆを縦続接続
したバスライン構造と逆向の伝送方向を採る応答伝送路
Ｌ５との組合せで得られる独特の作用効果である。

【図面の簡単な説明】

第１図は従来の制御装置を説明するための系統図、第２
図は従来のユニツトに用いられるインターフエイスの構
成を説明するための系統図、第３図はこの発明の全体の
構成を説明するための系統図、第４図はこの発明に用い
るユニツトの要部を説明するための系統図、第５図はこ
の発明の動作の説明に供する波形図、第６図はこの発明
に用いるユニツトの具体例を説明するための系統図であ
る。 １・・仲央処理装置、２ａ〜２ｆ・・・ユニツト、１３
・・・バスライン、１４・・・ユニツトの入力ポート、
１５・・・ユニツトの出力ポート、１３ｄ・・・共通バ
スライン。

Claims (1)

【特許請求の範囲】
1. １ Ａ 入力ポート及び出力ポートを持つ中央処理装置
   と、Ｂ 出力ポート及び入力ポートを持つ複数のユニッ
   トと、Ｃ この複数のユニットをその出力ポートが次の
   ユニツトの入力ポートに接続するようにして次々に縦続
   接続し、最初のユニットの入力ポートが上記中央処理装
   置の出力ポートに接続され、最後のユニットの出力ポー
   トが中央処理装置の入力ポートに接続されたループ結合
   の一方向性バスラインと、Ｄ その一方向性バスライン
   の信号伝送方向と逆向きの伝送方向とされ上記各ユニッ
   トから出力される応答信号を上記中央処理装置に伝送す
   る応答信号線と、Ｅ 上記一方向性バスライン中に設け
   られ、クロック信号を伝送するためのクロック伝送線と
   、Ｆ 上記一方向性バスライン中に設けられ、その時点
   における伝送信号が制御指令信号若しくはアドレス信号
   又はデータ信号であるかを表示する信号をクロック信号
   と同期して伝送するための複数の表示信号伝送線と、を
   有し、上記制御指令信号及びアドレス信号、データ信号
   を上記バスラインを通してクロック信号と同期して複数
   ビット並列にかつ時分割的に伝送するようにしたことを
   特徴とする制御装置。