JPS594339Y2 - インタ−レ−スされる直列回転メモリストレツジ素子を含むメモリストレツジ サブ システム - Google Patents

Description

【考案の詳細な説明】 この考案はデータ処理装置に関し、特に直列回転方式で
アクセスするメモリストレッジ素子を採用するメモリス
トレッジサブシステムの使用に関する。

直列回転の性格を有するメモリストレッジ素子を使用す
ることはミニしは゛らく周知のことであった。

数多くの異なった電子機械的及び半導体技術により同一
の機能性を有するメモリストレッジ素子が作成されてき
た。

ここで共通関連する特徴は各連続するセルが周期的にメ
モリストレッジ素子のアクセス場所に時間関数的に（及
び多分物理的に）接離する特徴と定義づけられるこれら
のストレッジ素子の直列回転性である。

この性格はメモリストレッジ素子の回転速度に基づいて
、与えられたセルにアクセスする平均所要時間を決定す
る。

一つの完全な回転を行なうのに必要な時間の長さをサイ
クルタイムという。

この性格によって与えられた一つのセルにアクセスする
のに必要な平均時間を平均回転待ち時間という。

平均回転待ち時間を縮少することが望ましいので、メモ
リストレッジ素子の回転速度を増加すること（すなわち
サイクル・タイムを縮少すること）が一般に行なわれて
いる。

回転速度を増加することは投入電力を増加し物理的及び
電気的部品に対する負荷を増加し、信号対雑音比を減少
する等の実際面での制約が伴なうことを追記することが
必要である。

転送時間はメモリストレッジ素子が一つのセルに対する
アクセスから次の連続するアドレス可能なセルに対する
アクセスまで回転するのに要する時間の長さであるので
、回転速度の増加は転送時間を縮少することにもなる。

多くの場合において、電力、圧力及び信号対雑音比の許
容範囲内で平均回転待ち時間を理想的に縮める回転速度
は、転送時間を充分に下げ、ここで沖央演算処理装置Ｃ
ＰＵというアクセスする主要コンピューターの人出力（
Ｉｌｏ）容量に影響を与えることがわかった。

極端に短い転送時間は１１０装置間に優先度矛盾の問題
をも引起す。

理想的な回転速度での不充分な転送時間の問題を解決す
るために用いられる一般的な技術はインターレースと呼
ばれる。

インターレー又はメモリストレッジ素子内で物理的に連
続するセルがＣＰＵによって連続的にアドレスされない
記録手段である。

非常に単純な例として、メモリストレッジ素子内で２つ
置きの物理セルを連続してアドレスする方法（これは２
対１インターレースと呼ばれる）がある。

この方法によれば回転時間に影響を与えないで転送時間
を２倍にする、従って回転待ち時間にも影響を与えない
。

このインターレース法が適用されると、回転速度及び転
送時間の所望の関係に基づいて３番目、４番目又はＮ番
目ごとの物理的に連続する記憶装置セルに連続的にアド
レスする。

本技術は通常はインターレースされた回転メモリストレ
ッジ素子を使用し、ＣＰＵにアドレスを転送させ、連続
してアドレス可能なセルのブロック内の最初のセルを、
アドレスした最初のセルがメモリストレッジ素子のアク
セス場所を回転して通過するのと同一時点において要求
されたデータの転送を開始するメモリストレッジサブシ
ステムと一致させる。

ＣＰＵからの要求がメモリストレッジ素子のサイクルと
非同期に行なわれる本当にランダムな番地である場合に
は、平均回転待ち時間はメモリストレッジ素子のサイク
ル時間の１／２になる。

本考案は、転送する最初のセルの番地を予測する手段を
設けることによって要求されるデータブロック内の（最
初以外の）セルからのデータブロックの転送を許し、そ
れによってアクセスするＣＰＵが経験する有効平均回転
待ち時間を切下げるものである。

本考案においては、インターレースされた直列回転メモ
リストレッジ素子を有するメモリストレッジサブシステ
ムがメモリストレッジ素子の現在の回転場所を維持する
ための装置を利用する。

このような装置は通常はカウンターであり、最初のセル
がメモリストレッジ素子アクセス場所を通過すると最初
の数値にリセットされ、各連続セルがメモリストレッジ
素子アクセス場所を回転して通過すると数値が増加する
。

初期の電子機械的直列回転メモリストレッジ素子におい
ては、正確な即時回転速度は電子機械的手段により決定
され、カウンターはあらゆる手段によりメモリストレッ
ジ素子に同期化されていた。

この構造は、カウンターの更新及び即時回転速度が同一
時間基準で設定される近代的な半導体メモリストレッジ
素子の同期性とは区別するために非同期と呼ばれる。

本技術によるメモリストレッジサブシステムはこのカウ
ンターの数値をＣＰＵにより転送された要求アドレスと
比較することのみ行なえばよい。

この比較により同等であることが決定されるとＣＰＵは
メモリストレッジ素子へのアクセスを開始する。

本考案は、メモリストレッジ素子アクセス場所に回転す
る次の物理的連続セルのアドレスをメモリストレッジサ
ブシステムに与えるという方法でカウンターの値を増加
させ、カウンターをＣＰＵのアクセス要求で転送される
アドレスと比較し、要求されたデータブロック内の次の
物理的アクセス可能セルを計算し、この計算されたアド
レスをＣＰＵに転送する。

次にＣＰＵは所望するデータブロック内の最初のセル以
外からメモリストレッジ素子へのアクセスを開始する。

４対１のインターレースを採用した小型容量の一般化し
た直列回転メモリストレッジ素子を用いた例を基本とし
て本考案を説明する。

この説明の後に２対１のインターレースを採用した同一
のメモリストレッジ素子を用いた場合の効果を説明した
議論を行なう。

最後に、更に大きな容量のメモリストレッジ素子を採用
した場合の効果を議論する。

第１図は一般的な配置を示し、中央演算処理装置（ＣＰ
Ｕ）１０は線１１．１２．１３を経由して、改良された
メモリストレッジサブシステムＭＳＳ１４に接続されて
いる。

線１１は指令をＭＳＳ１４に転送するために用いられ、
線１２は返答をＭＳＳ１４からＣＰＵ１０に転送するた
めに用いられる。

多心ケーブル１３はバッファー２６を経由してＣＰＵ１
０とＭＳ８１４間にデータを転送するための両方向性の
通路であり、バッファ２６はデータが直列回転メモリス
トレッジ素子ＭＳＥ ２４に往来するのを阻止し、転送
が同期して行なわれるようにする。

バッファ２６の機能と性格は周知のことであるのでここ
では詳細な説明を行なわない。

ＭＳＥ ２４へのデータアクセスはアクセス場所ＡＰ２
５を経由して行なわれる。

線４１はバッファ２６とＡＰ２５との間の両方向性のデ
ータラインである。

オシレータＯ８Ｃ２３はＭＳＥ ２４の転送時間と大体
等しい自然期間で発振する。

０８Ｃ２３は線４０を経由して供給される同期信号によ
りＭＳＥ ２４の回転と同期する。

前記したように、０８Ｃ２３をＭＳＥ２４から同期させ
ることは電子機械的メモリストレッジ素子の典型的なこ
とである。

ＭＳＥ２４が半導体装置に具体化されることになれば、
多分０８Ｃ２３と同期して動作するであろう。

本考案は双方の構造に等しく適用可能であるので、ここ
では前者のみを示すことにする。

波形整形器ＷＦＳ ２２は線３９を経由して受信した０
８Ｃ２３の正弦波出力をディジタルパルストレインに変
換するのみであり、このディジタルパルストレインは線
３８を経由してカウンター２１に転送される。

パルストレインは各転送毎にカウンター２１を一度進ま
せ、ＡＰ２５に隣接するＭＳＥ ２４のセルのアドレス
（又は数字）を維持することを可能にする。

第２ａ図はＭＳＥ２４のフォーマットを機能的に表わし
、ＭＳＥ ２４はＯから１５までの番地（又は数字）を
有する１６個のセルより成る。

これらのセルはＭＳＥ ２４上に順次配列され、メモリ
ストレッジ素子が矢印で示すような方向に回転すると、
メモリストレッジ素子アクセス場所ＡＰ２５が０から１
５までの１６の番地に順次アクセスするようになってい
る。

これがインターレースしない直列回転メモリストレッジ
素子の形態である。

第２ｂ図はカウンター２１のフォーマットを示しカウン
ターは第２ａ図に示すメモリストレッジ素子の１６個の
セルをアドレスするのに使用される。

番地Ｏに位置されたセルがＡＰ２５に回転していくと、
カウンター２１はクリアーされる（すなわち、すべての
ビット位置はＯにセットされる）。

カウンター２１が１５（すべてのビット位置が１にセッ
トされる）を過ぎて１つカウントされるときこうなる。

メモリストレッジ素子が番地０を過ぎて回転して番地１
に位置するセルに移動すると、カウンターの数は増加し
て（すなわち、カウンターの２進数に１が加算されて）
ビット位置２°に表わされるカランター構成が１にセッ
トされビット位置２”、２２及び２３がすべて０にセッ
トされる。

カウンターは各転送ごとにこのように数字が増加されて
１５まで達する（すなわち、２°、２１．２２及び２３
はすべて１にセットされる）。

この時点でＡＰ２５は番地１５でセルにアクセスする。

次の転送時間中、メモリストレッジ素子は回転してＡＰ
２５が番地０でセルに隣接しカウンターがクリアーされ
るまで回転を続ける。

これでＭＳＥ２４の１周期が完了し、次にこの周期が又
繰返される。

カウンターの機能は随時ＡＰ２５によりアクセスされる
セルの番地を継続し、同時にアクセスされるＭＳＥ ２
４の１６個のセルのうちの１つを示すことである。

以下に示す表Ａは第２ａ図中のＭＳＥ ２４の１６個の
セルの番地と第２ｂ図中のカウンターの１６個の可能な
数値との関係を表わす。

参照欄はＡＰ２５がＡからＰまで順次アクセスする各々
のセルを示し表Ａの１６個の入口のうちの１つを特に表
わす便利な手段を提供する。

カウンター２１のデータは４ビット位置ごとの２進数と
して表わされる。

最終欄はメモリストレッジ素子アクセスポインターＡＰ
２５に位置するメモリストレッジ素子のセルの１０進数
番地を表わす。

第３ａ図は４対１のインターレースを採用する１６個の
セルを有するメモリストレッジ素子を表わす。

この形態はメモリストレッジ素子の１６個のセルを独特
に表わしているが物理的には連続しない番地を提供する
。

前述したようにインターレースされた形態は、回転速度
又は平均回転待ち時間を変えることなく、インターレー
スしないメモリストレッジ素子に対する転送時間の増加
を表わす。

第３ａ図に示されたフォーマットは、物理的に同様なメ
モリストレッジ素子を用いたインターレースしないフォ
ーマットに対して大体４の割合の転送時間の増加を表わ
すので、４対１のインターレースと呼ばれる。

メモリストレッジ素子アクセス場所はＡＰ２５に示され
る。

第３ｂ図は第３ａ図と同様に形成されたメモリストレッ
ジ素子の回転位置を維持するように形成されたカウンタ
ー２１を表わす。

これは第２ｂ図に示されるカウンターをビット位置２°
と２２、ビット位置２１と２３を逆にしたものと同一で
ある。

第３Ｃ図は第２ｂ図のようにカウンターを示すことによ
りこの逆の関係を更に明確に表わしている。

すなわち、カウンターの数増加はビット位置２°ではな
く、ビット位置２２において行なわれる。

表Ｂは表Ａと同様にＡＰ２５により連続してアクセスさ
れる部分を参照符号ＡからＰにより表わすことによって
フォーマット化されている。

表Ｂと表Ａを比較することにより第３ａ図にフォーマッ
ト化された１６個のセルメモリストレッジ素子の４対１
のインターレースによる効果を示している。

この具体例を更に説明するために第３ａ図に示した１６
個のセルを有するメモリストレッジ素子に基づくメモリ
ストレッジ素子（すなわち４対１のインターレースを有
するメモリストレッジの１６個のセル）を想定しよう。

メモリストレッジ素子の１６個のセルに書込まれ又アク
セスされるテ゛−夕は４つの連続してアドレスされたセ
ルの４つのブロック中にあり、番地Ｏから３はブロック
０を形成し、番地４から７はブロック１を形成し、番地
８から１１はブロック２を形成し、番地１２から１５は
ブロック３を形成するものとする。

メモリストレッジ素子に対するアクセスのこの種の制約
は一般に共通である。

第１図においてＣＰＵ１０がＭＳＥ ２４から４つのセ
ルから成る１つのブロックに対するアクセスを所望する
時、ＣＰＵ１０はそのブロック中の最初のセルの要求さ
れる番地（すなわち番地０＋−プロワ２０番地４＋ブロ
ック１、番地８＋−ブロック２、番地１２＋ブロツク３
）を線１１を経由してＤＩＳＡ１５に転送する。

第４ａ図は線１１を経由してＤＩＳＡ１５に転送する。

第４ａ図は線１１を経由してＤＩＳＡ１５に転送された
番地のフオニマットを示す。

これはＭＳＥ２４の１６個のセルのうちの１つを識別す
る（又はアドレスする）ために充分な４つのビット位置
を含んでいる。

その番地の４つのビットはブロック番号ＢＮ （すなわ
ちＭＳＥ ２４内の４つのブロックのうちの１つ）とワ
ード番号ＷＮ （すなわち表示された４つのセルのブロ
ック中の４つのセルのうちの１つの数字）に該当する。

第５ａ図に示すように、ＤＩＳＡ１５は要求されたブロ
ック番号としてＲＢＮを、要求されたワード番号として
ＲＷＮを、線１１を経由して要求された番地を受は取る
。

ＤＩＳＡ１５は要求されたブロック番号ＲＢＮを分離し
それを線３０（第５ｅ図参照）を経由して１ＮＴ１６に
転送し線３１（第５Ｃ図参照）を経由してＣ０Ｍ１７に
転送する。

第１図も参照されたい。

カウンター２１の内容は第４ａ図のフォーマットと一致
すると言える。

カウンターのフォーマットである第３Ｃ図をＭＳＥ ２
４上の番地のフォーマットである第４ａ図と比較するこ
とによって、それはブロック番号ＢＮであり、すなわち
数が増加されるフィールド（ビット位置２２及び２３）
であることが理解されよう。

表Ｂを参照することにより、第４ａ図中のフォーマット
はカウンター２１の数値を表わすために使用することが
出来ることが確認されよう。

カウンター２１は第１図に示したように線３７を経由し
てＤＩＳＢ ２０にカウンターの内容を転送する。

ＤＩＳＢ ２０は番地（カウンター２１の数値）をディ
スアセンブルし、ブロック番号を線３５（第５Ｃ図参照
）を経由してＣ０Ｍ１７に転送しワード番号を線３６（
第５ｄ図参照）を経由してＡＤＤｌＢに転送する。

第５ｂ図はＤＩＳＢ ２０機能を詳細に説明している。

カウンター２１の内容は、前述のように、メモリワード
番号ＭＷＮとメモリブロック番号ＭＢＮより成るものと
して表わされる。

ＤＩＳＢ ２０は線３７を経由してＭＷＮとＭＢＮを受
取る。

ＤＩＳＢ ２０はこの番地をディスアセンブルし、ＭＢ
Ｎを線３５（第５Ｃ図参照）を経由してＣ０Ｍ１７に転
送しＭＷＮを線３６（第５ｄ図参照）を経由してＡＤＤ
ｌＢに転送する。

第５Ｃ図はＣ０Ｍ１７の機能が要求されたブロック番号
ＲＢＮをメモリブロック番号ＭＢＮと比較することであ
ることを示している。

ＲＢＮは線３１を経由してＤＩＳＡ １５から受取られ
ＭＢＮは線３５を経由してＤＩＳＢ ２０より受取られ
る。

第５Ｃ図はＣ０Ｍ１７がＲＢＮを線３１を経由して、Ｍ
ＢＮを線３５を経由して受取ることを示している。

Ｃ０Ｍ１７による比較はＲＢＮがＭＢＮより小さいか又
はそれと等しいか又はＲＢＮがＭＢＮより大きいかどう
かを決めるために行なわれる。

Ｃ０Ｍ１７はもしＲＢＮ＜ＭＢＮであれば線３３を真Ｔ
と設定する。

ＲＢＮ＞ＭＢＮであればＣ０Ｍ１７は線３３を偽Ｆと設
定する。

第１図に示すように、ＡＤＤｌＢはＣ０Ｍ１７からの線
３３をセンスする。

もし線３３が真ならばＡＤＤｌＢは線３６経由でＤＩＳ
Ｂ ２０より受取った数に１を加える。

もし線３３が偽であればＡＤＤｌＢは線３６経由でＤＩ
ＳＢ ２０より受取った数に１を加えない。

ＡＤＤｌＢは修飾済又は修飾しない数を線３２を経由し
て１ＮＴ１６に転送する。

第５ｄ図はＡＤＤｌＢの機能を詳細に示す。

ＡＤＤｌＢはメモリワード番号ＭＷＮを線３６を経由し
て受取る。

ＡＤＤｌＢは線３３が正しければＭＷＮに１を加え、線
３３が正しくなければＭＷＮに１を加えない。

修飾され得る数量ＭＷＮ米は線３２を経由して１ＮＴ１
６に転送される。

第１図に示すように、ＩＮＴ １６は線３０経由でＤＩ
ＳＡ１５より受取った数量、線３２経出でＡＤＤｌＢよ
り受取った数量を統合し、その結果を線１２を経由して
ＣＰＵ１０に転送する。

第５ｅ図は１ＮＴ１６の機能の詳細を表わす。

１ＮＴ１６は要求されたブロック数ＲＢＮを線３０経由
でＤＩＳＡ １５より受取り、修飾され得るメモリワー
ド番号ＭＷＮ米を線３２経由でＡＤＤｌＢより受取る。

１ＮＴ１６はこれらの２つの数値を統合して、ＣＰＵ１
０が線１１を経由して要求する４つの番地の同一ブロッ
ク内にあるＭＳＥ ２４の次の番地を生威し、線１１は
次にＡＰ ２５にアクセスされる。

次に計算される番地は要求されるブロック番号ＲＢＮと
修飾され得るメモリワード番号ＭＷＮ米より成り、これ
は線１２を経由してＣＰＵ１０に転送される。

表Ｃは１つの要求された番地（すなわち１０□。

）に対するカウンター２１の各可能な数値（すなわちメ
モリアドレス）に結果としての番地（すなわち次の番地
）を与える。

上に説明した実施例はカウンター２１の各々の可能な数
値（すなわちメモリアドレス）に対して正しい次の番地
を生成することが出来ることが理解されよう。

このためには表Ｃのようにフォーマットされた１５個の
追加的衣を形成することが必要である。

ここに示した実施例は、各テ゛−タブロックがＭＳＥ
２４の完全な回転を行なうような方法でフォーマットさ
れたメモリストレッジ素子に適用可能である。

場合によっては、完全なブロックを回転の一部分に位置
するようなインターレースフォーマットを採用すること
が望ましい。

第６ａ図は２対１のインターレースでフォーマットされ
た１６個のセルを有するＭＳＥ２４を示す。

この例では４つのセルの完全なブロックをＭＳＥ ２４
の千回転の中に与えている。

第６ｂ図はメモリストレッジ素子アクセス場所ＡＰ２５
に位置するセルの番地を表わすカウンター２１のフォー
マットを示す。

最上位ビットの位置（すなわちビット位置２３）が増加
していることに注目されたい。

表りはＭＳＥ２４が回転するに伴ないカウンター２１が
取り得る可能な数値について各々示している。

上述したように、この２対１のインターレースフォーマ
ットはＭＳＥ ２４の＋の回転内に４つのセルのブロッ
クを位置し、これは本考案とは少し異なった実施例を特
徴とする請求されるブロックの４つのセルはＭＳＥ ２
４の周囲に均等にスペースが置かれていないので、要求
の相対的タイミングとＭＳＥ ２４の回転に従って２つ
の状況が起り得る。

要求時には、要求されたブロックを含むＭＳＥ ２４の
＋がＡＰ２５を通過して回転するが、又はそうしない。

前者の場合、本考案は前述した実施例と勾んど同じ動作
をする。

後者の場合、ＭＷＮ米１は要求されたブロック内の常時
最初のセルである。

別の言い方をすれば、要求されたブロックがらＣＰＵへ
の転送は、ＭＳＥ２４の部分が要求が受取られた時にＡ
Ｐ ２５を通過して回転していなければ、要求されたブ
ロックのＣＰＵ−２の転送はそのブロック内の最初のセ
ルから常時起り得る。

これは第７図に示すように非常に容易に具現化できる。

第７図は第１図に示したようなＭＳＳ１４の部分の詳細
な図である。

相異点は、Ｃ０Ｍ１７が追加的機能であり、線４２が追
加されたことである。

Ｃ０Ｍ１７の追加的機能は要求されたブロックが現在Ａ
Ｐ２５を通過して回転しているＭＳＥ ２４の部分に位
置しているかいないかを測定することである。

もしＣ０Ｍ１７が要求されたデータブロックは現在ＡＰ
２５を通過して回転しているＭＳＥ ２４の部分内に位
置していないと測定した場合にはＣ０Ｍ１７は線４２を
経由して１ＮＴ１６に信号を流し、ＭＷＮ米をすべてＯ
にセットする。

この例においてはＣ０Ｍ１７はＲＢＮとＭＢＮの最下位
ビットを比較する。

もしこれらが等しければ（すなわち、２°ＲＢＮ ＝１
＝２°ＭＢＮ又は２°ＢＲＭＮ二〇−２°ＭＢＮ ）、
要求されたデータブロックはＡＰ ２５を通過して現在
回転しているＭＳＥ ２４の部分の内部にあり （すな
わち線４２＋偽）、ＭＮＷ米は以前のように決定される
。

もし２°ＲＢＮ≠２°ＭＢＮであるならば、Ｃ０Ｍ１７
は線４２を真としてセットすることにより１ＮＴ１６に
通知する。

これによりＩＮＴｌＢがゼロのＭＷＮ米をＣＰＵ１０に
転送する。

この加算機能の結果は表Ｅの例に示される。

これは線４２の状態が示されている以外は表Ｃと同様に
形成されていることに注目されたい。

線４２が真である時にはいつでもＭＮＷ米はゼロである
。

線４２が偽である時はいつでもＭＷＮ米は前述のように
決定せられる（すなわち、ＲＢＮ＞ＭＢＮで・あればＭ
ＷＮ米＝ＭＷＮｏＲＢＮ＜ＭＢＮであればＭＷＮ米＝Ｍ
ＷＮ＋１）。

ここに示した考案は、１６個のセル以上の容量を有する
インターレースした直列回転メモリストレッジ素子ＭＳ
Ｅ２４を持ったメモリストレッジサブシステムＭＳＳ１
４にも適用できることが容易に理解できよう。

容量２Ｍを有したＭＳＥ ２４の一実施例である２Ｍ個
のセルのうちの１つのセルを明らかにするために使用さ
れた番地のフォーマット（すなわち、要求された番地、
メモリアドレス及び次の番地）を第４ｂ図に示す。

ＭＳＥ ２４の２Ｍ個のセルは、ブロック当り２Ｎ個の
セルより戒る２Ｍ−８個ブロックとして形成される。

番地フォーマットはＭ−Ｎビットのブロック番号、ＢＮ
（すなわちＲＢＮ又はＭＢＮ）及びＮビットのワード
番号、ＷＮ （すなわちＲＷＮ、ＭＷＮ又はＭＷＮ米）
を生成する。

４つのセルより戒る４つのブロックとして配列した１６
のメモリストレッジセルのＭＳＥ ２４について詳細に
前述した実施例は、第４ｂ図ような番地フォーマットを
使用しており、これは単にＮ−２、Ｍ＝４である特例に
過ぎない（どの実施例が利用されるがは、ブロックがＭ
ＳＥ ２４の全体の回転を占有するがとうかにより決定
される）。

従って、本技術分野における経験者にとっては、本考案
は各々２Ｎ個のセルを有する２Ｍ−８個のブロックとし
て配列された２Ｍ個のセルを有するメモリストレッジサ
ブシステムに適用できるということは容易に理解できよ
う。

【図面の簡単な説明】

第１図は中央演算処理装置にインターフェイスした直列
回転メモリストレッジサブシステムの改良を示す図であ
る。 第２ａ図はインターレースされない直列回転メモリスト
レッジ素子のフォーマットを示す図である。 第２ｂ図は第２ａ図中のメモリストレッジ素子の回転位
置を維持するためのカウンターのフォーマットを示す図
である。 第３ａ図は４対１のインターレースを採用する直列回転
メモリストレッジ素子のフォーマットを示す図である。 第３ｂ図は第３ａ図のメモリストレッジ素子の回転位置
を維持するためのカウンターのフォーマットを示す図で
ある。 第３Ｃ図は第３ａ図のメモリストレッジ素子の回転位置
を維持するためのカウンターの別のフォーマットを示す
図である。 第４ａ図は４語ずつより成る４ブロツクに配置された１
６個のセルメモリストレッジ素子を使用した番地ワード
フォーマットを示す図である。 第４ｂ図はＮ語ずつより成るＭ−Ｎブロック中に配置さ
れた２Ｍ個のセルメモリストレッジ素子を使用した番地
ワードフォーマットを示す図である。 第５ａ図は改良されたメモリストレッジサブシステム素
子ＤＩＳＡのディスアセンブリを示す図である。 第５ｂ図は改良されたメモリストレッジサブシステム素
子ＤＩＳＢのディスアセンブリ機能を示す図である。 第５Ｃ図は改良されたメモリストレッジサブシステム素
子ＣＯＭの比較機能を示す図である。 第５ｄ図は改良されたメモリストレッジサブシステム素
子ＡＤＤの選択加算機能を示す図である。 第５ｅ図は改良されたメモリストレッジサブシステム素
子ＩＮＴの統合機能を示す図である。 第６ａ図は２対ｆのインターレースを採用した１６個の
セルの直列回転メモリストレッジ素子のフォーマットを
示す図である。 第６ｂ図は第６ａ図中のメモリストレッジ素子の回転場
所を維持するためのカウンターのフォーマットを示す図
である。 第７図は第６ａ図に使用されたフォーマットの素子Ｃ０
Ｍ１７の修飾された動作を示す図である。 １０・・・・・・中央演算処理装置（ＣＰＵ）、１４・
・・・・・メモリストレッジサブシステム（ＭＳＳ）、
１５・・・・・・ＤＩＳＡ、１６・・・・・・ＩＮＴ、
１７・・・・・・ＣＯＭ、１８・・・・・・ＡＤＤ、２
０・・・・・・ＤＩＳＢ、２１・・・・・・カウンター
、２３・・・・・・オシレータ、２４・・・・・・メモ
リストレッジ素子（ＭＳＥ）。

Claims (2)

【実用新案登録請求の範囲】
1. （１）２Ｍ個の容量のセルを有するインターレースされ
   る直列回転メモリストレッジ素子を含むメモリストレッ
   ジサブシステムに結合される中央演算処理装置（ＣＰＵ
   ）を有するデータ処理装置であって、前記セルはメモリ
   ストレッジアクセス場所間近かに回転してきたときその
   場所でのみ同期してアクセス可能であり、前記インター
   レースされる直列回転メモリストレッジ素子の前記セル
   はブロック当り２Ｎ個のセルを有する２Ｍ−９個のブロ
   ックとして配列されるとともに、各ブロックの前記２Ｎ
   個のセルは前記インターレースされる直列回転メモリス
   トレッジ素子の全回転に関して等間隔に配列されている
   前記のデータ処理装置において、 前記インターレースされる直列回転メモリストレッジ素
   子に応答可能に結合され、前記メモリストレッジ素子ア
   クセス場所に間近かのセルの番地を維持する装置２１と
   、 前記ＣＰＵに応答可能に結合され、前記ＣＰＵによって
   アクセスされるべき２Ｍ−８個のブロックの１つのうち
   の２Ｎ個のセルのいずれかの番地を前記ＣＰＵから前記
   メモリストレッジサブシステムに転送する第１転送手段
   １１と、 前記第１転送手段に応答可能に結合された番地決定装置
   １５．１６．１７，１８．２０であって、前記ＣＰＵか
   ら転送された前記要求番地を、アクセスされるべき前記
   ２Ｍ−８個のブロックの１つを識別する要求ブロック番
   号および前記要求ブロック番号内の前記２Ｎ個のセルの
   １つを識別する要求ワード番号にディスアセンブルする
   第１デイスアセンブリ装置１５と、前記番地維持装置に
   応答可能に結合され、前記メモリストレッジ素子アクセ
   ス場所に間近かのセルの番地を、前記２Ｍ−９個のブロ
   ックの１つを識別するメモリブロック番号および前記メ
   モリブロック番号内の前記２Ｎ個のセルの１つを識別す
   るメモリワード番号にテ゛イスアセンブルする第２デイ
   スアセンブリ装置２０と、前記第１および第２デイスア
   センブリ装置に応答可能に結合され、前記要求ブロック
   番号を前記メモリブロック番号と比較する比較器１７と
   、前記比較器および前記第２デイスアセンブリ装置に応
   答可能に結合され、前記要求ブロック番号が前記メモリ
   ブロック番号以下であると前記比較器が示したときのみ
   前記メモリワード番号に選択的に１を加える装置１８と
   、前記第１デイスアセンブリ装置および前記選択的加算
   装置に応答可能に結合され、前記要求ブロック番号を前
   記選択的加算装置によって修飾され得る前記メモリワー
   ド番号と統合して前記ＣＰＵに転送されるべき決定され
   た番地を生じる装置１６とを含む前記番地決定装置と、
   前記番地決定装置および前記ＣＰＵに応答可能に結合さ
   れ、前記決定された番地を前記ＣＰＵに転送し、その決
   定された番地により前記ＣＰＵが前記２Ｍ−８個のブロ
   ックの前記１つのうちの前記ＣＰＵから転送された要求
   番地以外のセルにアクセス可能とする第２転送手段１２
   とを包含する前記メモリストレッジサブシステム。
2. （２）実用新案登録請求の範囲第１項記載のデータ処理
   装置において、 Ｍ＝４およびＮ＝２であることを特徴とした前記メモリ
   ストレッジサブシステム。