JPS593781B2 - デ−タ検査装置 - Google Patents

Description

【発明の詳細な説明】 本発明は複数ビットで構成されたデータで、しかも任意
のビットから最下位または最上位ビットまで同一の論理
信号が連続しなければならないデータの検査装置に関す
るものである。

デジタル電子装置等においては、入力がアナログ信号で
ある場合、これをデジタル信号に変換して取り込まなく
てはならない。

これにはアナログデジタル信号変換回路が使用される。
第１図は簡易形のアナログデジタル信号変換回路を示し
たものであり、この種のものは構成簡単で、しかも安価
に構成できることから、当該分野において広く使用され
ている。以下、この回路について説明する。この回路は
説明の便宜上、アナログ信号を５つのレベルにデジタル
化する場合について示してあるが、レベルの数に限定は
なく種々のレベルのものが実現されている。工Ｎはアナ
ログ信号を入力する入力端子、Ｒは分圧抵抗である。各
抵抗Ｒの接続点はアナログデジタル変換器ＡＤＣに入力
するようにする。このアナログデジタル変換器ＡＤＣは
抵抗Ｒの各接続点がゲートのスレツシホールドレベルに
達しているか否かによつて、出力側に接続した対応する
発光ダイオードを点灯、消灯駆動し、アナログ入力信号
をデジタル化するもので、この変換器ＡＤＣは市販され
ているものである。Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５は各
々の発光ダイオードＬ１、Ｌ２、Ｌ３２Ｌ４、Ｌ５に対
応して設けたホトトランジスタであり、対応する発光ダ
イオードの点灯により導通し、消灯により非導通となる
。各ホトトランジスタＴ１、Ｔ２、Ｔ３２Ｔ４、Ｔ５の
エミッタは接地してあり、コレクタはコレクタ抵抗Ｒｃ
を介して制御電源Ｖｃｃに接続してあり、また各ホトト
ランジスタＴ１、Ｔ２、Ｔ３、Ｔ４，Ｔ５のコレクタは
デジタル電子装置ＣＯＮの入力端子１，，１２，１３，
１４，Ｉ，に入力する。今、ここで入力端子１Ｎに予め
定めたレベルゞ１３１ゞのアナログ信号が加わると、発
光ダイオードＬｌ，Ｌ２，Ｌ３が発光し、これにより電
子装置ＣＯＮの入力端子１１，１２，１３に論理的に１
１「１の信号が加わり、他の入力端子１４，５には論理
的に゛０゛の信号が加わる。同様に、入力端子１Ｎにレ
ベル１１４！ｖのアナログ信号が加わると、発光ダイオ
ードＬｌ，Ｌ２，Ｌ３，Ｌ４が発光し、電子装置ＣＯＮ
の入力端子１１，１２，１３，１４に論理的に１「１の
信号が加わり、他の入力端子１５には論理的に１９０５
“の信号が加わる。以下、レベル１，２，５に対しても
同様である。このようなアナログデジタル変換器ＡＤＣ
を使用した場合、電子装置ＣＯＮに入力されるデータは
、任意のビツトから最下位また最上位ビツトまで同一の
論理信号が連続したものとなる。

すなわち、アナログ入力信号のレベルが１３１ｖである
場合、ビツト３である入力端子１３から最下位ビツトで
ある入力端子１１までの各ビツトは連続して論理的にＷ
ｌｌｌとなり、他のビツトを示す入力端子１４，１５に
印加される信号は論理的に１０１の信号となる。すなわ
ち、１１０００１１１１となり、レベル４の場合は１！
０１１１「１となる。以下同様に、レベル０の場合はＷ
５ＯＯＯＯＯ−レベル１の場合は１！００００１−レベ
ル２の場合は１１０００１１１、レベル５の場合は５１
１１１１１１１となる。したがつて、例えば、１１０１
０１１１というように１つのデータのうち、その各ビツ
トの論理状態が隣り合うビツトと異なるような場合、そ
のデータは誤りとなる。このような誤データは、各部品
の故障、外乱等、種々の要因によつて発生する。本発明
は構成が簡単で、前記したようなデータ、すなわち複数
ビツトで構成され、しかも任意のビツトから最下位また
は最上位ビツトまで同一の論理信号が連続しなければな
らないデータに誤りがあるか否かを確実に検査できるデ
ータ検査装置を得ることを目的とする。

上記の目的を達成するため本発明の特徴とするところは
、入力した複数ビツトの被検査データを一時記憶し、直
列出力、並列出力が可能なシフトレジスタと、このシフ
トレジスタに順次シフトパルスを印加するシJャgパルス
発生回路と、前記シフトパルスの印加により前記シフト
レジスタから順次直列出力される各ビツトの論理信号に
より記憶内容が順次更新される１ビツトの一時記憶回路
と、前記シフトレジスタの並列出力データを入力し当該
入力データのすべてのビツトの論理信号が予め定めた信
号と同一の論理信号であるか否かを判定し、この判定結
果に対応する信号を出力するオア回路と、前記一時記憶
回路が予め定めた論理信号を記憶し前記オア回路の判定
が否である場合に異常信号を出力する判定結果出力回路
とを具備して成るデータ検出装置にある。

以下、第２図に示す本発明の一実施例について説明する
。

ＳＲはシフトレジスタであり、このシフトレジスタＳＲ
はデータを並列入力、並列出力、直列出力する機能を備
えている。ＰＩｌ，ＰＩ２，・・・・・・・・・，Ｐｌ
５はデータの並列入力端子であり、端子ＰＩｌにはデー
タの最下位ビツトの信号を印加し、端子Ｐｌ５にはデー
タの最上位ピツトの信号を印加するようにする。ＰＯｌ
，ＰＯ２，・・・・・・・・・，ＰＯ５はデータの並列
出力端子、ＳＯはデータの直列出力端子であり、ＤＳは
データセツト信号入力端子、ＲＳはりセツト信号入力端
子である。Ｍｌ，Ｍ２，・・・・・・・・・，Ｍ５は一
時記憶素子であり、これらは直列に接続してある。ＡＮ
Ｄｌ，ＡＮＤ２，・・・・・・・・・，ＡＮＤ５はアン
ド回路である。端子ＲＳにりセツト信号を印加すると一
時記憶素子Ｍｌ，Ｍ，，・・・・・・・・・，Ｍ５はす
べてりセツトされる。端子Ｐｌ，Ｐ２，・・・・・・・
・・，Ｐ５にデータを入力し、端子ＤＳにセツト信号を
印加すると、アンド回路ＡＮＤｌ，ＡＮＤ２，・・・・
・・・・・，ＡＮＤ５のゲートが開き、入力したデータ
は一時記憶素子Ｍｌ，Ｍ２，・・・・・・・・・，Ｍ５
に一時記憶される。この一時記憶素子Ｍｌ，Ｍ２，・・
・・・・・・・，Ｍ５はその記憶内容を端子ＰＯｌ，Ｐ
Ｏ２，・・・・・・・・・，ＰＯ５に出力する。端子Ｓ
Ｐにシフトパルスを１個印加すると、一時記憶素子Ｍ５
の記憶内容は一時記憶素子２に、一時記憶素子Ｍ４の記
憶内容は一時記憶素子Ｍ３に移り、以下同様にして一時
記憶素子Ｍ２の記憶内容は一時記憶素子Ｍ１に移る。そ
して、一時記憶素子Ｍ１の記憶内容は端子ＳＯから出力
される。更に、端子ＳＰにシフトパルスを印加すると、
各一時記憶素子の記憶内容は更に下位の一時記憶素子に
移動し、一時記憶素子Ｍ，の記憶内容は端子ＳＯから出
力される。このようにして、端子ＳＰにシフトパルスを
順次５回加えると、入力されたデータはすべて端子ＳＯ
から出力される。端子ＰＯｌ，ＰＯ２，・・・・・・・
・・，ＰＯ５は常に対応する一時記憶素子Ｍ，，Ｍ２，
・・・・・・・・・，Ｍ５の記憶内容を出力する。した
がつて、端子ＳＰにシフトパルスを加えることにより、
データがシフトされれば、そのシフトされたデータを出
力する。なお、データがシフトされると、最上位の一時
記憶素子Ｍ５には論理的にｗゝ０ＷＩの信号が順次書き
込まれる。このようなシフトレジスタＳＲは何ら特殊な
ものではなく、市販されているものである。ＤＳＩ，Ｄ
ＳＩは本装置へデータセツト信号、りセツト信号を入力
するデータセツト信号入力端子、りセツト信号入力端子
である。

本装置は例えば第１図の電子装置内に設けるものであり
、このため、これらの信号は電子装置ＣＯＮを所定の状
態に作動するため、この内部に設けたタイミング信号発
生回路からの信号を利用する。なお、これらの信号は、
電子装置ＣＯＮのものとは別に作成するようにしてもよ
い。鳩は一時記憶回路であり、例えばフリツプフロツプ
回路を使用することができる。

この一時記憶回路鴇はシフトレジスタＳＲの直列出力端
子ＳＯからの信号を入力し、これを一時記憶して出力す
る。その記憶内容はシフトレジスタＳＲ内のデータがシ
フトされるごとに端子ＳＯから出力される信号によつて
更新されるようにする。リセツト信号入力端子ＲＳＩへ
のりセツト信号はシフトレジスタＳＲの端子ＲＳに印加
するとともに、否定回路Ｎ，を介してこの一時記憶回路
Ｍ。のりセツト端子に入力するようにする。０Ｒ１はシ
フトレジスタＳＲの並列出力である端子ＰＯｌ，ＰＯ２
，・・・・・・・・・，ＰＯ５からの信号をすべて入力
するオア回路であり、一時記憶素子Ｍｌ，Ｍ２，・・・
・・・・・・，Ｍ５のうち、少なくともその１つが論理
的に１１１１の信号を記憶していることにより、論理的
にＷ？１１の信号を出力し、一時記憶素子Ｍｌ，Ｍ２，
・・・・・・・・・，Ｍ５のすべてが論理的に１０？ｌ
の信号を記憶していることによりのみ、論理的に１０！
′の信号を出力する。

オア回路０Ｒ１の出力は判定結果出力回路としてのアン
ド回路ＡＮＤ６を介して異常信号出力端子Ｅに出力する
ようにする。このアンド回路ＡＮＤ６のゲートは、一時
記憶回路鴇の出力を否定回路Ｎ２を通して得た信号によ
り開閉制御するようにする。すなわち、一時記憶回路Ｍ
。が論理的に１０１の信号を記憶することにより、アン
ド回路ＡＮＤ６のゲートが閉かれ、これによつて始めて
オア回路０Ｒ１の出力が端子Ｅに出力される。ＳＰＣは
シフトパルス発生回路であり、遅延回路Ｄ、単安定マル
チパイプレータ０Ｓ１，０Ｓ２、オア回路０Ｒ２、アン
ド回路ＡＮＤ７およびパルス発振部０ＳＣとで構成して
ある。

この回路ＳＰＣは端子ＤＳＩへのデータセツト信号を入
力し、この信号を遅延回路Ｄおよび単安定マルチバイブ
レータ０Ｓ，を介し、オア回路０Ｒ２を通してシフトレ
ジスタＳＲの端子ＳＰに第１番目のシフト信号として印
加する。端子ＤＳＩに加わるデータセツト信号は同時に
シフトレジスタＳＲの端子ＤＳにも印加するようにして
ある。遅延回路ＤはシフトレジスタＳＲの端子ＤＳ，Ｓ
Ｐに同時に信号が印加されるのを避け、シフトレジスタ
ＳＲへの入力データがシフトレジスタＳＲ内に確実に記
憶されてから、端子ＳＰに信号を印加するようにするた
めのものである。パルス発振器０ＳＣは一定時間間隔で
繰り返しパルス信号を発生するものであり、その出力は
アンド回路ＡＮＤ７およびオア回路０Ｒ２を介して、シ
フトレジスタＳＲの端子ＳＰに印加するようにする。単
安定マルチバイブレータ０Ｓ２は遅延回路Ｄ、単安定マ
ルチバイブレータ０Ｓ１およびオア回路０Ｒ２を介して
シフトレジスタＳＲの端子ＳＰに加わるシフトパルス信
号と、パルス発振器０ＳＣからアンド回路ＡＮＤ７およ
びオア回路０Ｒを介して、シフトレジスタＳＲの端子Ｓ
Ｐに加わるシフトパルス信号とが時間的に重復するのを
避けるためのもので、この単安定マルチバイブレータ０
Ｓ２は単安定マルチバイブレータ０Ｓ１の出力の立下り
で動作するようにし、その出力はアンド回路ＡＮＤ７に
入力するようにする。なお、この単安定マルチバイブレ
ータ０Ｓ２の準安定時間は、シフトレジスタＳＲに記憶
されたデータを直列出力するのに必懸な充分な時間に設
定する。ＣＷはプリセツト可能なダウンカウンタであり
、ＳＴはこのカウンタＣＷへ入力する設定値を設定する
設定器である。このカウンタＣＷには、端子ＤＳＩに印
加されるデータセツト信号をセツト端子Ｓに加え．るこ
とで設定器ＳＴに設定した値がセツトされるようにする
。そして、カウンタＣＷの減算端子ＳＢにオア回路０Ｒ
２の出力を入力するようにする。カウンタＣＷのカウン
ト終了信号端子ＵＰからの信号は否定回路Ｎ３を介して
アンド回路ＡＮＤ７に入力する。実施例の場合、シフト
レジスタＳＲは５ビツトのデータを入力するものである
場合について示してあるため、設定器ＳＴの設定値は！
１５１とする。すなわち、シフトレジスタＳＲの端子Ｓ
Ｐに５個のシフトパルスが加わり、シフトレジスタＳＲ
の記憶内容が外部に直列出力を出力し終ると、端子ＵＰ
からの信号により、アンド回路ＡＮＤ７のゲートが閉じ
られ、以後シフトレジスタＳＲの端子ＳＰへの信号の印
加がしや断される。更に、アンド回路ＡＮＤ６の出力信
号も否定回路Ｎ４を介してアンド回路ＡＮＤ７に印加す
るようにする。これは、異常信号が発生したらば、これ
により以後のシフトレジスタＳＲのシフト動作を停止す
るためである。第３図および第４図は各部の動作を示す
タイラチヤートであり、第３図は被検査データとして正
常なデータが入力された場合、第４図は被検査データと
して異常なデータが入力された場合を示す。

これらの図において、ＲＳＩは端子ＲＳＩに印加される
りセツト信号、ＤＳＩは端子ＤＳＩに印加されるデータ
セツト信号を示す。Ｍｌ，Ｍ２，Ｍ３，Ｍ４，Ｍ５は一
時記憶素子Ｍｌ，Ｍ２，Ｍ３，Ｍ４，Ｍ５の記憶内容、
ＭＯは一時記憶回路鳩の記憶内容、Ｄは遅延回路Ｄの出
力、０Ｓ１，０Ｓ２は単安定マルチバイブレータ０Ｓ１
，０Ｓ２の出力、０ＳＣはパルス発振器０ＳＣの出力、
ＡＮＤ６はアンド回路ＡＮＤ６の出力を示す。以下、こ
れらの図を参照して、動作を説明する。

まず、被検査データとして正常なデータ、一例としてデ
ータ１１００１１１１１を検査する場合の動作を第３図
を参照して説明する。シフトレジスタＳＲに当該データ
１９００１１１？１を入力する。ｔ１時点で端子ＲＳＴ
にりセツト信号が加わると、これにより一時記憶素子Ｍ
ｌ，Ｍ２，・・・・・・・・・，Ｍ５および一時記憶回
路鳩がりセツトされ、一時記憶素子Ｍｌ，Ｍ２，・・・
・・・・・・，Ｍ５の記憶内容はすべて論理的にＷｌＯ
ｌｌとなり、一時記憶回路Ｍ。の記憶内容は否定回路Ｎ
１の作用により論理的に９１１１１となる。Ｔ２時点で
端子ＤＳＩにデータセツト信号が印加されると、シフト
レジスタＳＲはその並列入力端子Ｐｌｌ，Ｐｌ２，・・
・・・・・・・，Ｐ５に被検査データとして印加したデ
ータ１１００１１１１を一時記憶する。すなわち、ここ
で一時記憶素子Ｍｌ，Ｍ２，Ｍ３，Ｍ４，Ｍ５の各々は
対応する論理的に！１１１１１ｉ１菅１，．ｉＷ１―
督ＦＯ−１０１の信号を記憶する。同時に、カウンタＣ
Ｗには設定値？１５１がプリセツトされる。Ｔ２時点か
ら遅延回路Ｄの遅延時間Ｔ１後、遅延回路Ｄの出力信号
の立下りを検知して単安定マルチバイブレータ０Ｓ１が
Ｔ３時点でパルス信号を出力する。この信号はオア回路
０Ｒ２を通り、シフトレジスタＳＲの端子ＳＰに加わり
、この記憶内容を１ビツトシフトする。同時に、カウン
タＣＷの内容は１だけ減算され、その記憶内容はＱｌ４
゛となる。この時点で、一時記憶素子Ｍｌ，Ｍ２は論理
的にＷｌｌｌの信号を記憶し、一時記憶素子Ｍ３，Ｍ４
，Ｍ５は論理的に１１０１の信号を記憶する。更に、一
時記憶回路Ｍ。は論理的に１「１の信号を記憶する。こ
れにより、オア回路０Ｒ，は一時記憶素子Ｍｌ，Ｍ２，
・・・・・・・・・，Ｍ５の記憶内容がすべて論理的に
１０ｑ１でないことから、論理的に１５１１１の信号を
出力するが、否定回路Ｎ２の出力が論理的にＦｌＯｌＶ
であるため、アンド回路ＡＮＤ６のゲートは閉じ、異常
出力端子Ｅには論理的に１ｅ１ｗＩの異常信号は出力さ
れない。アンド回路ＡＮＤ６の出力は論理的に１１０？
′であることから、否定回路Ｎ４の出力は論理的に１５
１１５となり、カウンタＣＷはカウント終了信号を出力
していないことから、否定回路Ｎ３の出力は論理的に１
１１１１となる。更に、単安定マルチバイブレータ０Ｓ
２の出力は、単安定マルチバイブレータ０Ｓ１の出力の
立下りを検知し、これによりｔ／３時点から論理的に１
１１１の信号を出力する。これにより、アンド回路ＡＮ
Ｄ７のゲートが開かれる。したがつて、Ｔ４時点でパル
ス発振器０ＳＣがパルス信号を発生すると、この信号は
アンド回路ＡＮＤ７およびオア回路０Ｒ２を通つて、シ
フトレジスタＳＲの端子ＳＰに加わる。そして、シフト
レジスタＳＲの記憶内容は更に１ピツトシフトされる。
この時点で、一時記憶素子Ｍ，の記憶内容は論理的に１
１１１１となり、他の一時記憶素子Ｍ，，Ｍ３，Ｍ４，
Ｍ５の記憶内容は論理的にＷＷＯｌｌに変化し、カウン
タＣＷの記憶内容は１１３１と変化するが、他に変化は
ない。Ｔ３時点で、パルス発振器０ＳＣがパルス信号を
出力すると、一時記憶素子Ｍｌ，Ｍ２，・・・・・・・
・・，Ｍ５の記憶内容はすべて論理的に１０１となり、
オア回路０Ｒ１の出力は論理的に！１０−カウンタＣＷ
の内容は１２ｔ１に変化する。一時記憶回路Ｍ。の記憶
内容は論理的に１７０Ｖ１と変化せず、アンド回路ＡＮ
Ｄ６のゲートは閉じたままである。Ｔ６時点で、パルス
発振器０ＳＣがパルス信号を出力すると、シフトレジス
タＳＲの記憶内容はシフトされるものの、その記憶内容
に変化はなく、すべての一時記憶素子Ｍｌ，Ｍ２，・・
・・・・・・・，Ｍ５は論理的に１？０Ｖ１の信号を記
憶する。この時点で、一時記憶回路Ｍ。の記憶内容は論
理的に１０１となることから、アンド回路ＡＮＤ６のゲ
ートが開かれる。一時記憶素子Ｍｌ，Ｍ２，・・・・・
・・・・，Ｍ５の記憶内容はすべて論理的に？１０？１
であるため、オア回路０Ｒ１の出力は論理的に１０１と
なる。したがつて、アンド回路ＡＮＤ６は異常信号出力
端子Ｅにデータに異常がないことを示す論理的に９１『
１の信号を出力する。この時点でカウンタＣＷの内容は
１１１となる。Ｔ７時点で、パルス発振器０ＳＣがパル
ス信号を出力すると、シフトレジスタＳＲの内容はシフ
トされるものの、その内容に変化はなく、ただカウンタ
ＣＷの内容が１１０１となり、カウンタＣＷの端子ＵＰ
から論理的に！５１１１のカウント終了信号が発生し、
アンド回路ＡＮＤ７のゲートを閉じ、以後のパルス発振
器０ＳＣからのパルス信号の通過を阻止する。更に、Ｔ
８時点で、単安定マルチバイブレータ０Ｓ２の出力が論
理的に１１０１′となり、データの検査は終了する。そ
の後、他のデータが適当な時点で、シフトレジスタＳＲ
に入力され、同一の動作で、当該データの検査が行なわ
れる。次に、被検査データとして異常なデータ、一例と
してデータ１１０１０１１１を検査する場合の動作を第
４図を参照して説明する。

まず、シフトレジスタＳＲにデータ１Ｗ０１０１１？ｌ
を入力する。ｔ１時点で各部がりセツトされ、Ｔ２時点
でデータがシフトレジスタＳＲにセツトされ、Ｔ２時点
でシフトレジスタＳＲの内容が１ビツトシフトされ、Ｔ
４時点で更に１ビツトシフトされるまで動作は前記と同
様である。ただし、被検査データが１１０１０１１１Ｗ
であることから、Ｔ４時点でのシフトレジスタＳＲの記
憶内容は、一時記憶素子Ｍ２のみが論理的にＶｌｌＶＷ
の信号を記憶し、他は論理的に１１０１の信号を記憶す
る。Ｔ５時点で、パルス発振器０ＳＣからパルス信号が
発生すると、シフトレジスタＳＲの内容は１ビツトシフ
トされ、一時記憶回路鴇は論理的に“Ｏ゛の信号を記憶
し、アンド回路ＡＮＤ６のゲートを開く。この時点では
、一時記憶素子Ｍ１の記憶内容が論理的に゛１１１１で
、他は論理的にｑ１「５であることから、オア回路０Ｒ
１は論理的に１１１１１の信号を出力している。したが
つて、異常信号出力端子Ｅには、被検査データが異常で
あることを示す論理的に１１１１の信号が出力される。
これにより、アンド回路ＡＮＤ７が閉じられ、以後シフ
トレジスタＳＲへのパルス発振器０ＳＣからのシフトパ
ルス信号の印加をしや断し、以後の動作を停止する。異
常信号出力端子Ｅからの異常信号は、これにより各種電
子装置の動作を停止、あるいは所定の処理の実行の開始
等に有効に利用される。以上の説明から、他のデータに
対しても、そのデータの誤りの有無を確実に検査できる
ことは明らかであろう。

以上、実施例においては、シフトレジスタＳＲとして並
列入力形のものを使用した場合について説明したが、こ
れは直列入力形のものであつてもよい。

すなわち、並列出力、直列出力機能を備えているもので
あれば、入力形態に限定はない。また、シフトパルス発
生回路ＳＰＣは、本装置が組み込まれる、あるいは本装
置が連結される電子装置等の有する例えばクロツク発振
器、あるいはタイミング信号発生回路等で兼ねてもよい
。さらに、以上の実施例においては、説明の便宜上、被
検査データとして５ビツトのものを例に取つて説明した
が、本発明はデータのビツト数に限定はない。以上の説
明から明らかなように、本発明によれば、複数ビツトで
構成され、しかも任意のビツトから最下位または最上位
ビツトまで同一の論理信号が連続しなければならないデ
ータに誤りがあるかを否かを確実に検査できる。また、
シフトレジスタの機能を有効に利用して構成しているた
め、装置構成を簡単化できる効果がある。

【図面の簡単な説明】

第１図は本発明を説明するためのアナログデジタル回路
を有する電子装置のプロツク結線図、第２図は本発明の
一実施例を示すプロツク結線図、第３図は正常なデータ
を検査する場合の動作を示すタイムチヤート、第４図は
異常データを検査する場合の動作を示すタイムチヤート
である。

Claims (1)

【特許請求の範囲】
1. １ 入力した複数ビットの被検査データを一時記憶し、
   直列出力、並列出力が可能なシフトレジスタと、このシ
   フトレジスタに順次シフトパルスを印加するシフトパル
   ス発生回路と、前記シフトパルスの印加により前記シフ
   トレジスタから順次直列出力される各ビットの信号によ
   り記憶内容が順次更新される１ビットの一時記憶回路と
   、前記シフトレジスタの並列出力データを入力し当該入
   力データのすべてのビットの論理状態が予め定めた状態
   と同一の論理状態であるか否かを判定し、この判定結果
   に対応する信号を出力するオア回路と、前記一時記憶回
   路が予め定めた論理信号を記憶し前記オア回路の判定が
   否である場合に異常信号を出力する判定結果出力回路と
   を見備して成るデータ検査装置。