KR940007251B1 - 클럭 듀티 검출회로 - Google Patents

Abstract

내용 없음.

Description

클럭 듀티 검출회로

제1도는 본 발명의 클럭 듀티 검출 회로도.

제2도는 제1도에 따른 출력 파형도.

제3도는 본 발명에 따른 다른 실시예도.

제4도는 내부 클럭의 듀티 상태 도표.

* 도면의 주요 부분에 대한 부호의 설명

1 : 제1지연부 2 : 분주기

3 : 제1클럭비교기 4 : 제2지연부

5 : 제2클럭 비교부 AD1, AD2 : 앤드게이트

F/F1, F/F2 : 플립플롭.

본 발명은 정상적인 듀티(duty)비를 벗어나는 클럭의 상태를 검출하기 위한 것으로, 특히 클럭 입력의 지연 출력과 클럭 입력을 비교하여 그 결과를 확인함으로써 클럭 입력의 듀티 비 상태를 검출하는 클럭 듀티 검출 회로에 관한 것이다.

종래에는 클럭 버퍼만을 사용하여 외부 클럭 신호를 입력시켜 증폭시키는데, 이러한 종래 기술의 경우 버퍼의 사이즈 및 팬아우트의 크기에 의하여 듀티 비에 영향을 끼칠 수 있으며, 이 영향은 외부 클럭 신호의 듀티 비가 비정상적인 경우 또는 파라미터의 시프트에 의하여 민감하게 반응하여 실제 동작에 영향을 미침으로 내부에서의 변화를 검출해내지 못하는 문제점이 있었다.

본 발명은 이러한 종래의 문제점을 해결하기 위하여 창안한 것으로, 이를 첨부한 도면올 참조하여 상세히 설명하면 다음과 같다.

제1도는 본 발명의 클럭 듀티 짐출 회로도로서 입력단자(vi)를 통해 인가되는 클럭신호를 0.4f 지연 및 2분주하는 제1지연부(1) 및 분주기(2)와, 상기 지연부(1) 및 분주기(2)의 출력신호와 입력클럭(vi)을 비교하는 제1클럭 비교부(3)와, 상기 제1지연부(1)를 통해 0.4f 지연된 클럭을 다시 0.2f 지연하는 제2지연부(4)와, 상기 분주기(2) 및 제2지연부(4)를 동한 출력신호와 입력 클럭(vi)을 비교하는 제2클럭 비교부(5)로 구성한다.

이와같이 구성된 본 발명의 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명은 40 : 60/ 60 : 40 이내의 정상상태를 판별하는 동작을 예를 들어 설명한다.

먼저, 클럭 신호(vi)가 제1지연부(1) 및 분주기(2)에 인가되어 소정 시간 지연된 클럭 신호와 2분주된 클럭신호를 출력하면 제1클럭 비교부(3)가 상기 입력 클럭(vi)을 상기 제1지연부(1) 및 분주기(2)의 출력과 비교하여 비교신호를 출력하게 된다.

이에 따라, 제1클럭 비교부(3)의 출력을 판독하여 클럭펄스의 정상 및 비정상 상태를 판별하는데, 저전위 출력이면 40% 이하의 비정상으로 판별하고 고전위 출력이면 40% 이상의 정상 상태로 판별하게 된다.

이때, 제1클럭 비교부(3)의 출력이 고전위이면 다음 단계를 수행하는데, 제1지연부(1)의 출력을 제2지연부(4)가 소정 시간 지연시키고 이 지연된 신호는 제2클럭 비교부(5)에 입력되어 분주기(2)의 출력 및 입력 클럭(vi)과 비교하게 된다.

이에 따라, 제2클럭 비교부(5)의 출력을 판독하여 클럭 펄스의 정상 및 비정상 상태를 판별하는데, 저전위 출력이면 60% 이내의 정상상태로 판별하고 고전위 출력이면 60% 이상의 비정상 상태로 판별하게 된다.

즉, 제1, 제2클럭 비교부(3)(5)의 출력을 판독하여 클럭펄스의 듀티비가 정상인지 비정상인지 판별하게 된다.

먼저, 클럭 듀티비가 40% 이하의 비정상 상태를 제2도에서 (A)부분의 파형도를 참조하여 설명한다.

가령 제2도의 (a)에 도시한 입력 클럭(vi)의 포지티브 대 네가티브 클럭 듀티비가 30%인 클럭신호로 입력될 때 제1지연부(1)에서 0.4f 지연된 제2도(c)에 도시한 클럭신호(a)와 분주기(2)를 통해 2분주된 제2도(b)에 도시한 클럭신호(c)가 출력하면 제1클럭 비교부(3)는 앤드게이트(AD1)에서 상기 제1지연부(1)의 출력과 분주기(2)의 출력을 원래의 입력 클럭(vi)과 비교하여 이 비교 신호를 제1플립플롭(F/F1)의 세트 단자(S)에 출력하게 된다.

이때, 제2도(d)에 도시한 바와 같이 로우 상태인 비교 신호를 세트 단자(S)에 인가받은 제1플립플롭(F/Fl)이 로우 실호를 출력함으로 제1클럭 비교부(3)의 출력은 제2도(e)에 도시한 바와 같이 로우 상태를 유지하게 된다.

따라서, 입력 클럭(vi)의 포지티브 펄스가 0.4f 듀티 이하가 되면 앤드게이트(AD1) 및 제1플립플롭(F/F1)를 순차 통한 제1클럭 비교부(3)의 출력은 로우상태가 되는데, 이 로우상태가 의미하는 것은 클럭펄스의 포지티브 대 네가티브의 비가 40% 이하인 비정상 파형으로 인식하게 되는 것이다

만일, 입력 클럭(vi)의 포지티브 펄스가 0.4f 듀티 이상이 되면 앤드게이트(AD1)의 포지티브 펄스가 발생하여 제1플립플롭(F/Fl)의 출력은 하이 상태가 됨으로 포지티브 대 네가티브의 비가 40% 이상의 상태로 인식하여 그 다음 단계를 거치게 된다.

즉, 제1클럭 비교부(3)의 출력이 고전위가 되어 클럭펄스의 포지티브 대 네가티브 비가 40% 이상이면 60% 이상의 비정상 상태인지를 판별하는데, 이러한 동작을 제2도에서 (B)부분의 파형도를 참조하여 설명한다.

입력 클럭(vi)의 포지티브 대 네가티브의 클럭 듀티비가 30%인 클럭신호로 입력되어 제1지연부(1)에서 0.4f 지연된 제2도(c)에 도시한 클럭신호(a)는 다시 제2지연부(4)를 통해 0.2f만큼 더 지연되므로 결국 0.6f만큼 지연된 제2도(f)에 도시한 클럭시호(b)가 제2클럭 비교부(5)에 입력되고 상기 제2클럭 비교부(5)는 앤드게이트(AD2)가 상기 분주기(2) 및 제2지연부(4)의 출력을 입력 클럭(vi)과 비교하여 이 비교된 신호를 제2플립플롭(F/F2)의 세트단자(S)에 출력하게 된다·

이때, 제2도(g)에 도시한 바와 같은 앤드게이트(AD2)의 하이출력(e)을 세트 단자(S)에 입력받은 제2플립플롭(F/F2)이 하이 신호를 홀딩시킴으로 제2클럭 비교부(5)의 출력은 제2도(h)에 도시한 바와 같이 하이 상태를 유지하게 된다.

따라서, 입력 클럭(vi)의 포지티브 펄스가 0.6f 이상이 되면 앤드게이트(AD2) 및 제2플립플롭(F/F2)를 순차 통한 제2클럭 비교부(5)의 출력이 하이 상태임으로 60% 이상의 비정상 파형으로 인식하게 되는 것이다.

만일, 입력 클럭(vi)이 0.6f 이하의 포지티브 펄스이면 앤드게이트(AD2)의 출력이 로우가 되어 제2플립플롭(F/F2)의 출력이 로우가 됨으로 포지티브 대 네가티브의 비가 60% 이하인 정상 펄스로 인식하게 된다.

따라서, 제1클럭 비교부(3)와 제2클럭 비교부(5)의 출력 신호를 조합하여 제4도에 도시한 것과 같은 내부 클럭의 듀티 상태를 인식하게 된다.

제3도는 본 발명에 따른 다른 실시예로서 지연부(10-1∼10-10)를 다단으로 직렬 접속하고 상기 지연부(10-1∼10-10)의 각 단 출력을 분주기(20)의 출력 및 입력 클럭(vi)과 앤딩하는 앤드게이트와 플립플롭으로 각기 구성한 클럭 비교부(30-1∼30-10)를 병렬 접속하며 그 클럭 비교부(30-1∼30-10)의 출력단에 래치부(40-1∼40-10)를 각기 접속하여 클럭 듀티 검출 회로를 구성한 것으로, 상기 다단으로 병렬 접속된 클럭 비교부(30-1∼30-10)에서 출력된 각각의 비교 출력을 래치부(40-1∼40-10)에 저장하도록 한 후 그래치부(40-1∼40-10)에 저장된 데이타 값을 판독하므로써 클럭 듀티비를 인식하여 클럭 펄스의 정상 상태를 판별한다.

여기서, 클럭 신호를 다단의 지연부(10-1∼10-10)를 통해 순차 지연시켜 입력 클럭과 비교함으로써 듀티비의 상태 및 듀티비 값을 정확하게 인식할 수 있다.

이상에서 상세히 설명한 바와같이 본 발명은 클럭 입력의 지연출력과 클럭 입력을 비교하여 그 비교된 출력으로 클럭입력의 듀티비 상태를 확인할 수 있도록 하여 외부를 통해서 확인 불가능한 내부 클럭의 듀티비상태를 확인할 수 있도록 한 효과가 있다.

Claims (3)

1. 입력 단자(vi)를 통해 인가되는 클럭신호를 소정 시간 지연시키는 제1지연부(1)와, 상기 입력 단자(vi)의 클럭 신호를 2분주하는 분주기(2)와, 상기 제1지연부(1) 및 분주기(2)의 출력을 상기 입력 클럭(vi)과 비교하는 제1클럭 비교부(3)와, 상기 제1지연부(1)의 출력 클럭을 소정 시간 지연시키는 제2지연부(4)와, 이 제2지연부(4)의 출력 및 상기 분주기(2)의 출력을 상기 입력 클럭(vi)과 비교하는 제2클럭 비교부(5)로 구성하여 상기 제1,제2클럭 비교부(3)(5)의 출력을 판독함에 의해 클럭펄스의 정상 상태 여부를 판별하는 것을 특징으로 하는 클럭 듀티 검출 회로.
2. 제1항에 있어서, 제1클럭 비교부(3)는 제1지연부(1) 및 분주기(2)의 출력을 입력 클럭(vi)과 논리곱하는 앤드게이트와, 리세트신호를 리세트 단자(R)에 입력받음과 아울러 상기 앤드게이트의 출력을 세트단자(S)에 입력받아 비교신호를 출력하는 플립플롭으로 구성하고, 제2클럭 비교부(5)는 상기 제1클럭 비교부(3)와 동일하게 구성한 것을 특징으로 하는 클럭 듀터 검출 회로.
3. 제1항에 있어서, 제1,제2클럭 비교부(3)(5)의 출력단에 래치부를 각기 접속하여 비교 출력 데이타를 저장하도록 구성한 것을 특징으로 하는 클럭 듀티 검출 회로.