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JPS5933877A - 薄膜トランジスタ - Google Patents

薄膜トランジスタ

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Publication number
JPS5933877A
JPS5933877A JP57143786A JP14378682A JPS5933877A JP S5933877 A JPS5933877 A JP S5933877A JP 57143786 A JP57143786 A JP 57143786A JP 14378682 A JP14378682 A JP 14378682A JP S5933877 A JPS5933877 A JP S5933877A
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JP
Japan
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current
thin film
polycrystalline silicon
active matrix
matrix substrate
Prior art date
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Granted
Application number
JP57143786A
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English (en)
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JPH0371793B2 (ja
Inventor
Hiroyuki Oshima
弘之 大島
Toshimoto Kodaira
小平　寿源
Toshihiko Mano
真野　敏彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP57143786A priority Critical patent/JPS5933877A/ja
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
Priority to FR8305592A priority patent/FR2527385B1/fr
Priority to DE3312743A priority patent/DE3312743C2/de
Priority to DE3348083A priority patent/DE3348083C2/de
Priority to GB08309750A priority patent/GB2118365B/en
Priority to FR838320366A priority patent/FR2536194B1/fr
Publication of JPS5933877A publication Critical patent/JPS5933877A/ja
Priority to HK886/87A priority patent/HK88687A/xx
Priority to US07/203,548 priority patent/US5124768A/en
Publication of JPH0371793B2 publication Critical patent/JPH0371793B2/ja
Priority to US07/828,548 priority patent/US5294555A/en
Priority to US08/320,729 priority patent/US6294796B1/en
Priority to US08/388,900 priority patent/US5554861A/en
Priority to US08/402,374 priority patent/US6242777B1/en
Priority to US08/413,369 priority patent/US5736751A/en
Priority to US08/452,370 priority patent/US5698864A/en
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は薄膜トランジスタを用いたアクティブマトリッ
クス基板に関する。
近年、絶縁基板上に薄膜トランジスタを形成する研究が
活発に行なわれている。その目的の１つには、安価な絶
縁基板を用いた薄形ディスプレイの実現が挙げられる。
すなわち、絶縁基板上に薄膜トランジスタをマトリック
ス状に形成し、そのスイッチング特性を応用して液晶等
による薄形ディスプレイを目指すものである。このよう
にして構成されたアクティブマトリックス基板は、非常
に安価に製作できる可能性がある。
薄膜トランジスタをアクティブマトリックス基板に応用
した場合の液晶表示装置は、一般に、上側のガラス基板
と、下側の薄膜トランジスタ基板と、その間に封入され
た液晶とから構成されており、前記薄膜トランジスタ基
板上にマトリックス状に配置された液晶駆動素子を外部
選択回路により選択し、前記液晶駆動素子に接続された
液晶駆動電極に電圧を印加することにより、任意の文字
、図形、あるいは画像の表示を行なうものである。前記
薄膜トランジスタ基板の一般的な回路図を第１図に示す
。
第１図（α）は薄膜トランジスタ基板上の液晶駆動素子
のマトリックス状配置図である。図中の１で囲まれた領
域が表示領域であり、その中に液晶駆動素子２がマトリ
ックス状に配置されている。３は液晶駆動素子２へのデ
ータ線であり、４は液晶駆動素子２へのアドレス線であ
る。液晶駆動素子２の回路図を第１図Ｃｈ）に示す。５
は薄膜トランジスタであり、データのスイッチングを行
なう。６はコンデンサであり、データ信号の保持用とし
て用いられる。７は液晶パネルであり、７−１は各液晶
駆動素子に対応して形成された駆動電極であり、７−２
は上側ガラスパネルである。
以上の説明かられかるように、液晶駆動素子内の薄膜ト
ランジスタは、液晶に印加する電圧のデータをスイッチ
ングするために用いられ、その特性により、アクティブ
マトリックス基板全体の性能が決定されるといっても過
言ではない。しだがって、薄膜トランジスタは仕様を十
分に満足するものでなくてはならない。薄膜トランジス
タに要求される特性は次のようなものが挙げられる。
（１）　　薄膜トランジスタをＯＮ状態にした時、コン
デンサを充電させるために充分な電流を流すことができ
ること。
（２）　　薄膜トランジスタをＯＦＦ状態にした時、極
力、電流が流れないこと。
（８）特性の安定性・再現性に優れ、十分な長期信頼性
を有していること。
（１）はコンデンサへのデータの書き込み特性に関する
ものである。液晶の表示はコンデンサの電位により決定
されるため、短時間Ｇこデータを完壁に書き込むことが
できるように、薄膜トランジスタは十分大きい電流を流
すことができなくてはならない。このときの電流（以下
、ＯＮ電流という。）は、コンデンサの容量と書き込み
時間とから定まり、そのＯＮ電流をクリアできるように
薄膜トランジスタを製造しなくてはならない。
（２）はコンデンサに書き込まれたデータの保持特性に
関するものである。一般に、書き込まれたデータは書き
込み時間よりもはるかに長い時間、保持されなくてはな
らない。コンデンサの静電容量は通常ＩＰＦ程度の小さ
い値であるため、薄膜トランジスタがＯ’Ｆ１ｒ状態の
ときの電流（以下、ＯＦＦ電流という。）がわずかでも
流れると、駆動電極の電位は急激にデータ線の電位に近
づき書き込まれたデータは正しく保持されなくなってし
まう。したがって、薄膜トランジスタのＯＦＦ電流は極
力小さくする必要がある。
（８）はトランジスタ特性の安定性・再現性及び信頼性
に関するものである。通常、１枚のアクティブマトリッ
クス基板上には、数万個の薄膜トランジスタが集積され
るが、それらはすべて均一な特性を有していなくてはな
らない。また、製造ロット間における特性の再現性も非
常に重要となる。さらに、トランジスタ特性は長期にわ
たって安定であり、十分な信頼性を有していなくてはな
らない以上述べたように、アクティブマトリックス基板
に用いる薄膜トランジスタには、数多くの厳しい特性が
要求される。
従来、薄膜トランジスタをアクティブマトリックス基板
に応用する場合、半導体薄膜としては、カドミウムセレ
ンなどの化合物半導体、あるいはアモルファスシリコン
などの非晶質半導体などが用いられてきた。しかし、現
在のところ、前述の３つの要求項目をすべて満足するも
のは作られていない。例えば、化合物半導体の場合、キ
ャリアの移動度が比較的大きいため、（１）の項目は容
易に満たされるが；（２）及び（８）の項目は満たされ
ていない。特に、再現性及び信頼性が著しく悪く、この
ため長い歴史を有しながらも今だに実用化されていない
。また、非晶質半導体の場合、（２）の項目は十分溝た
されるが、（１）及び（８）の項目は満たされていない
。非晶質半導体では移動度が小さいため、本質的にＯＮ
電流は小さくなる。
このように、現在のところ、優れた特性を有する薄膜ト
ランジスタを用いたアクティブマトリックス基板は実現
されていない。
本発明はこのような従来の欠点を除去するものであり、
その目的は、十分大きいＯＮ電流と十分率さいＯＦＦ電
流、及び優れた再現性と信頼性を有する薄膜ｌ・ランジ
スタを用いた安価なアクティブマトリックス基板を提供
することである。以下、実施例（こ基づいて、本発明の
詳細な説明する。
第２図は本発明によるアクティブマトリックス基板の構
造を示す断面図の一例である。ここでは簡単のため、１
つの液晶駆動繁子についてのみ記しである。石英などの
絶縁基板８上に多結晶シリコンを堆積し、これを薄膜ト
ランジスタの半導体母材とする。チャネル領域は真性多
結晶シリコン９で構成され、ソース・ドレイン領域はリ
ン、ヒ素９ボロンなどの不純物をドープした外因性多結
晶シリコン１０．１１で構成される。ゲート絶縁膜１２
は真性多結晶シリコン９の熱酸化膜で構成される。１３
はゲート電極となるアドレス線、１４は層間絶縁膜、１
５はソース電極またはドレイン電極となるデータ線、１
６はドレイン電極またはソース電極となる駆動電極であ
る。１７はデータ蓄積用コンデンサのコモン電極である
。１５絶縁膜１４はコンデンサの誘電体も兼ねている。
第３図は、第２図に示したアクティブマトリックス基板
の製造方法の１例を示すものである。まず第３図（α）
のように、絶縁基板８上に真性多結晶シリコン２を堆積
した後、熱酸化を行ないゲート絶縁膜１２を形成する。
次に、第３図Ｃｂ）のように、ゲート電極１３及びコン
デンサのコモン電極１７を形成する。この２つの電極は
、同一の導電材料で同時に形成して構わない。次に、第
３図（Ｃ）のように、不純物をドープすることによりソ
ース・ドレイン領域１０．１１を形成した後、層間絶縁
膜１４を堆積し、コンタクトホールを開口する。ソース
・ドレイン領域への不純物のドーピングには種々の方法
があるが、熱拡散法あるいはイオン打込み法が一般的で
ある。この後、第３図（ｄ、）のようにデータ線１５を
形成し、さらに第３１ｆｆｌ（ｉのように駆動電極１６
を形成して完成される。なお、駆動電極１６を形成した
後に、データ線１５を形成してもよい。
第２図及び第３図に見られる本発明の特徴は、チャネル
領域に真性多結晶シリコン薄膜を用いること、及びゲー
ト絶縁膜に真性多結晶シリコンの熱酸化膜を用いること
の２点である。以下、順を向って、各点について説明す
る。
第１に、チャネル領域に真性多結晶シリコン薄膜を用い
るのは、ＯＮ電流を大きくすると同時に０１１’？電流
を小さくするためである。すなわち、多結晶シリコンは
約１０．−、！／Ｖ・度という大きなキャリア移動度を
有しているため、アクティブマトリックス基板に応用す
るに十分なＯＮ電流を得ることができる。また、不純物
をドープしない真性形を用いることによりＯ］Ｉ’Ｆｉ
Ｉ流を最小にすることができる。単結晶シリコンを用い
る通常のＭＯ８型トランジスタでは、Ｎチャネルの場合
、Ｐ型基板を、Ｐチャネルの場合、Ｎ型基板を用い、Ｐ
Ｎ接合を利用してソース・ドレイン間のＯＦＦ電流を低
減しているが、多結晶シリコンでは良質なＰＭ接合が形
成できず、したがってＯＩ’？電流を十分低減させるこ
とができない。第４図は、本出願人の行なった実験のデ
ータであり、Ｎチャネル薄膜トランジスタにおけるチャ
ネル領域の不純物濃度とＯＦＦ電流の関係を示すグラフ
である。
不純物はボロンであり、チャネル領域をＰ型にすること
を目的としている。ドーピングはイオン打込み法により
、グラフの横軸はボロンのドーズ量、縦軸はゲート電圧
がＯＶにおけるＯＦＦ電流である。このグラフかられか
るように、ドーズ量が００場合、すなわち真性多結晶シ
リコンを用いた場合にＯＦＦ電流が最小となる。これは
不純物濃度が高くなるにつれてＰＮ接合のリーク電流が
増大するためである。また、逆にチャネル領域をＮ型に
した場合には、述べるまでもなくトランジスタはデプリ
ーション型となり、ＯＦ’Ｅ’電流は増大する。したが
って、真性多結晶シリコンを用いた場合に、ＯＦＦ電流
は最小となる。
第２に、ゲート絶縁膜に真性多結晶シリコンの熱酸化膜
を用いるのは、ＯＨ％、流を大きくすると同時に、安定
性、再現性、及び信頼性の優れた薄膜トランジスタを実
現するためである。すなわち多結晶シリコンを熱酸化す
るには通常９００℃以上の高温での熱処理が必要となる
が、この際、多結晶シリコンの結晶粒が成長し、移動度
は大幅に増大する。また、周知の通り、熱酸化によりゲ
ート絶縁膜を形成した場合、外部から３１０．膜全堆積
させた場合（例えばスパッタ法や気相成長法などによる
。）に比べてシリコンとその熱酸化膜との間の界面準位
を小ざな値に抑制することが可能となり、したがってト
ランジスタのスレッショルド電圧を小さくすることがで
きる。つまり、移動度を大きくし、スレショルド電圧を
小さくすることにより、大きなＯＮ電流が得られる。さ
らに、熱酸化によりゲート絶縁膜を形成するという方法
は、通常のＭＯ３型トランジスタを製造する場合に取ら
れている方法であり、安定性・再現性、及び信頼性の優
れたトランジスタを実現することが可能となる。すなわ
ち、常に界面準位の小さい優れた界面を安定に形成する
ことができ、トランジスタ特性の安定性・再現性が著し
く向上し、また、安定な材料であるシリコン及びその酸
化膜を用い、通常のシリコンテクノロジーと同じ方法に
よりその界面を形成するため、トランジスタ特性の信頼
性は飛躍的に向上する。
以上述べたように、本発明は優れた特性の薄膜トランジ
スタを用いたアクティブマトリックス基板を提供するも
のであるが、薄膜トランジスタのゲート絶縁膜として多
結晶シリコンの熱酸化膜を用いるため、どうしても９０
０℃以上の熱工程が必要となる。したがって、基板とし
てはそのような高温に耐え得る高融点絶縁基板（例えば
石英ガラス）を用いなくてはならない。一般に、石英の
ような高融点絶縁基板は他の低融点絶縁基板に比べて高
価であり、製造されたアクティブマ）　ＩＪソックス板
全体のコストを引き上げることになる。
したがって、コストの上昇分を他の部分のコスト低減に
より吸収することが必要となる。通常、アクティブマト
リックス基板を製造するにあたっては、複雑な製造プロ
セスを必要とし、コストを低減させるには製造プロセス
を簡略化することが有効である。本発明では、このよう
な観点から製造プロセスを簡略化するアクティブマトリ
ックス基板の構造も提供する。すなわち、データ線及び
駆動電極を同一の透明導電膜で形成する。
第５図は、データ線及び駆動電極を同一の透明導電膜で
形成した場合のアクティブマトリックス基板の構造を示
すものである。データ線１５及び駆動電極１６は同一の
透明導電膜で形成され、それ以外の基本的な構造は第２
図に示したものと同じである。透明導電膜としては、酸
化インジウム、酸化スズ、酸化インジウムスズなどが用
いられる。このような構造を取ることにより、第２図（
ｄ）の工程を省略することができる。一般に半導体デバ
イスを製造する上でのプロセスコストは、パターニング
工程（フォトエツチング工程）の占める比率が大きく、
プロセスコストを下げるためにはバターニング工程を減
少させることが最も有効である。第２図に示した製造プ
ロセスではパターニング工程を５回必要としているが、
第５図に示した構造を実現するには４回のバターニング
工程で済む。しかも、２種類の導電膜を堆積させる必要
がなく、全体として大幅な工程の簡略化が実現される。
このような工程の簡略化は、安価なアクティブマトリッ
クス基板を実現する上で極めて有効である。
以上述べたように、本発明はＯＮ％流、ＯＦＦ″電流、
安定性、再現性９信頼性の而で極めて優れた特性を有す
る薄膜トランジスタを用いたアクティブマトリックス基
板を提供し、さらに、製造プロセスを簡略化することに
よりコストを低減させるという優れた効果を有するもの
である。
【図面の簡単な説明】
第１図は薄膜トランジスタを用いたアクティブマ）　Ｉ
Ｊソックス板の一般的な回路図である。 第２図は本発明によるアクティブマトリックス基板の構
造を示す断面図の一例である。 第６図は、第２図に示したアクティブマトリックス基板
の製造方法を示す図である。 第４図は、Ｎチャネル薄膜トランジスタにおいて、チャ
ネル領域の不純物濃度と０ＦＩＩ’電流との関係を示す
グラフである。 第５図は、データ線と駆動電極を同一の透明導電膜で構
成した場合のアクティブマトリックス基板の構造を示す
断面図の一例である。 以　　上 出願人　株式会社諏訪精工舎 代理人　弁理士　最上　　務 八〕　　　　　　　　　　　　　　　り一ノ　　　　　
　　　　　　　　　ν （Ｖ）１≦瀘Ｉ刊Ｏ

Claims (2)

    【特許請求の範囲】
  1. （１）　　複数本のアドレス線及び前記アドレス線と直
    交する複数本のデータ線を備え、前記アドレス線と前記
    データ線との各交点に薄膜トランジスタと駆動電極を有
    するアクティブマトリックス基板にオイて、前記薄膜ト
    ランジスタは、真性多結晶シリコン薄膜から成るチャネ
    ル領域と、前記真性多結晶シリコン薄膜の熱酸化膜から
    成るゲート絶縁膜を備えたことを特徴とするアクティブ
    マトリックス基板。
  2. （２）　前記データ線と前記駆動電極は、同一の透明導
    電膜により形成されたことを特徴とする特許請求の範囲
    第一項記載のアクティブマ）　ＩＪラックス板。
JP57143786A 1982-04-13 1982-08-19 薄膜トランジスタ Granted JPS5933877A (ja)

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FR8305592A FR2527385B1 (fr) 1982-04-13 1983-04-06 Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor
DE3312743A DE3312743C2 (de) 1982-04-13 1983-04-08 Dünnfilm-MOS-Transistor und Verwendung desselben als Schaltelement in einer Aktivmatrixanordnung
DE3348083A DE3348083C2 (ja) 1982-04-13 1983-04-08
GB08309750A GB2118365B (en) 1982-04-13 1983-04-11 A thin film mos transistor and an active matrix liquid crystal display device
FR838320366A FR2536194B1 (fr) 1982-04-13 1983-12-20 Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor
HK886/87A HK88687A (en) 1982-04-13 1987-11-26 A thin film mos transistor and an active matrix liquid crystal display device
US07/203,548 US5124768A (en) 1982-04-13 1988-05-31 Thin film transistor and active matrix assembly including same
US07/828,548 US5294555A (en) 1982-04-13 1992-01-30 Method of manufacturing thin film transistor and active matrix assembly including same
US08/320,729 US6294796B1 (en) 1982-04-13 1994-10-11 Thin film transistors and active matrices including same
US08/388,900 US5554861A (en) 1982-04-13 1995-02-14 Thin film transistors and active matrices including the same
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62182699A (ja) * 1986-02-06 1987-08-11 三菱原子燃料株式会社 除染方法
JPH0244317A (ja) * 1988-08-05 1990-02-14 Hitachi Ltd 補助容量を有する液晶表示装置
JPH06291316A (ja) * 1992-02-25 1994-10-18 Semiconductor Energy Lab Co Ltd 薄膜状絶縁ゲイト型半導体装置およびその作製方法
US5894151A (en) * 1992-02-25 1999-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having reduced leakage current
US6028333A (en) * 1991-02-16 2000-02-22 Semiconductor Energy Laboratory Co., Ltd. Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors
US6709907B1 (en) 1992-02-25 2004-03-23 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62182699A (ja) * 1986-02-06 1987-08-11 三菱原子燃料株式会社 除染方法
JPH0244317A (ja) * 1988-08-05 1990-02-14 Hitachi Ltd 補助容量を有する液晶表示装置
US6028333A (en) * 1991-02-16 2000-02-22 Semiconductor Energy Laboratory Co., Ltd. Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors
JPH06291316A (ja) * 1992-02-25 1994-10-18 Semiconductor Energy Lab Co Ltd 薄膜状絶縁ゲイト型半導体装置およびその作製方法
US5894151A (en) * 1992-02-25 1999-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having reduced leakage current
US6709907B1 (en) 1992-02-25 2004-03-23 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor
US7148542B2 (en) 1992-02-25 2006-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of forming the same
US7649227B2 (en) 1992-02-25 2010-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of forming the same

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