JPS5931870B2 - 双ゲ−ト・シヨツトキ障壁ゲ−ト型電界効果トランジスタとその製造方法およびその駆動方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、双ゲートシヨツトキ障壁ゲート型電界効果ト
ランジスタ、およびその製造方法と駆動方法に関するも
のである。

以下の説明においては、シヨツトキ障壁ゲート型電界効
果トランジスタをＭＥＳＦＥＴと称し、双ゲートシヨツ
トキ障壁ゲート型電界効果トランジスタを双ゲートＭＥ
ＳＦＥＴｌ単ゲートシヨツトキ障壁ゲート型電界効果ト
ランジスタを単ゲートＭＥＳＦＥＴとそれぞれ称する。
双ゲートＭＥＳＦＥＴは、ｎ型半導体層上にオーム性ソ
ース電極、第１シヨツトキゲート電極、第２シヨツトキ
ゲート電極、オーム性ドレイン電極が一例にならべられ
た構造をもつ半導体装置であり１ソース電極と第１シヨ
ツトキゲート電極を含む装置の第１段部分と、第２シヨ
ツトゲート電極とドレイン電極を含む装置の第２段部分
は、それぞれ単ゲートＭＥＳＦＥＴと等価であるとみな
される半導体装置である。双ゲートＭＥＳＦＥＴは、通
常、カスコード型増幅器として用いられ、さらに、変調
器、復調器訃よびミキサーとして用いられる。この半導
体装置を低雑音利得制御可能なカスコード増幅器として
使用する場合には、利得制御機能は第２段部分の第２ゲ
ートに印加される直流電圧値によつて第１段部分と第２
段部分の利得特性が同時に変化されることによつて発揮
され、このときの装置の雑音特性は主に第１段部分の雑
音特性によつて決定される。近年通信関係の応用部門か
らとくにマイクロ波帯域の周波数で使用可能な双ゲート
ＭＥＳＦＥＴが要望されているが、次の２つの理由によ
つて広く使用されるに至つていない。第１の理由は、上
述の増幅器として使用した場合、装置の雑音レペルが要
求されている値よりも大きすぎることであり１第２の理
由は、マイクロ波帯域で使用可能とするためには双ゲー
トＭＥＳ−ＦＥＴを著しく微細な構造としなければなら
ないのである力ζそのような微細な構造をもつ双ゲート
ＭＥＳＦＥＴ、を経済的に多量に生産することに著しい
困難があつたためである。第１の理由に述べられた欠点
を改良する方法として、第１ゲート部のｎ型半導体層の
厚さを第２ゲート部のその厚さに比し薄くすることによ
沢双ゲートＭＥＳＦＥＴの特性を改良しようとする試み
が、アサイらによりジヤパン●ソサエテイ●オブ・アプ
ライド・フイジツクス、第４３巻、４４２頁に記載され
ているが（Ａｓａｉｅｆａｌ，ＪａｐａｎＳＯｃｉｅｔ
ｙＯｆＡｐｐｌｌｅｄＰｈｙｓｉｃｓ，ＶＯｌ４３，ｌ
９７４，Ｐ．４４２．）、このような複雑な構造をもつ
双ゲートＭＥＳＦＥＴを製造することは、生産技術的に
多大な困難を伴なう欠点がある。

さらにここで報告された試作双ゲートＭＥＳＦＥＴの特
性も利得特性は改善されているが、雑音特性は充分な低
雑音特性を示していない。他の試みとして、２つのゲー
ト間に電極を設け、この電極に第１段部の中和回路をと
Ｄつけることにより低雑音化しようという試みが、ツイ
ールらにより，．ＬＥＥＥジヤーナル、ソリツドステー
トサーキツツ、第ＳＣ−４巻、１７０頁に記載されてい
るが（ＺｉｅｌａｎｄＴａｋａｇｉ，ＬＥＥＥＩ，ＳＯ
ｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ，ＶＯｌ．ＳＣ−４
．１９６９，ｐ．１７０．）、このような中和回路をマ
イクロ波帯域で形成することは難かしく、現在まで実現
されていない。

しかも上記２つの試みに卦いても、上記２つの文献には
明確に述べられてはいないが、制御利得範囲内において
、低雑音特性を維持することができない欠点をもつてい
る。

第２の理由に述べられた欠点について、さらに詳述する
。

１０ＧＨｚから１５ＧＨｚの範囲で使用可能な双ゲート
ＭＥＳＦＥＴは、第１ゲートと第２ゲートの電極長がと
もに１ミクロ以下という微細な構造をもちかつこの２つ
の電極間距離が３ミクロン以下でかつ第１ゲート電極と
ソース電極間距離が１ミクロン以下で精度０．１ミクロ
ン以下で設置される必要がある。

このような微細な構造をもつ半導体装置は、通常大量生
産に用いられる光密着露光技術では製造に多大な困難が
あり１高価な最高性能の電子ビーム露光技術をもつて少
量生産的に製造される。したがつて、本発明の目的は、
第１にマイクロ波帯域で低雑音特性を示す双ゲートＭＥ
ＳＦＥＴを提供することにあり、第２にこのような双ゲ
ートＭＥＳＦＥＴを大量生産する製造方法を提供するこ
とにあり１第３にマイクロ波帯で広範囲に利得制御した
場合に本発明による双ゲートＭＥＳＦＥＴを用いて低雑
音特性を失わない双ゲートＭＥＳＦＥＴの１駆動方法を
提供することにある。

本発明の前提となる双ゲートＭＥＳＦＥＴは、半導体基
板表面上に半導体基板とシヨツトキ障壁特性をなす第１
の金属からなる２つの金属膜片と、この２つの金属膜片
の間と両側の半導体基板上に半導体基板とオーム性接触
をなす第２の金属からなる３つの金属膜片をもち、隣接
する各金属膜片は半導体基板表面もしくは保護膜でお卦
われた半導体基板表面によつて隔てられている構造をも
ち、第１の金属からなる２つの金属膜片はそれぞれ第１
ゲート電極、第２ゲート電極をなムこの２つのゲート電
極をはさむ第２の金属からなる２つの金属膜片のうち第
１ゲート電極と隣接する金属膜片はソース電極をなレ第
２ゲート電極と隣接する金属膜片はドレイン電極をなす
。

ここで半導体基板は、絶縁物もしくは高抵抗半導体結晶
上に形成されたｎ型半導体層をさす。本発明による製造
方法は、上記ゲートＭＥＳＦ一ＥＴの製造方法を与える
ものであり１その第１の製造方法は、半導体基板表面に
シヨツトキ障壁特性をなす第１の金属膜を被着する工程
、第１の金属膜上に中間金属片の長さと等しい距離を隔
てて２つのマスクを形成する工程、前記マスクによつて
覆われていない部分と前記マスク下の前記部分に続く周
辺をなす部分の第１の金属膜を除去レ第１の金属の２つ
の金属膜片に相当する部分を残す工程、半導体基板とオ
ーム性接触をなす第２の金属を試料表面にほぼ垂直に被
着し、前記マスク上と、被着金属にさらされた半導体基
板表面上に、第２の金属膜を被着させ、半導体上に第１
の金属の２つの金属膜片に相当する部分と間隔を訃いて
３つの第２の金属膜片を形成する工程、卦よび半導体表
面上の第１の金属膜の２つの金属膜片に相当する部分お
よび各膜片への外部電圧印加端子部分の２つの部分を除
いた第１の金属膜を除去する工程を含んでいる。

第２の製造方法は、前述のマスクとして三層の第１のマ
スクを用いるものであつて、半導体基板表面上の第１層
の物質は半導体基板表面の保護の役目を果しかつ第２層
、第３層の物質および第２のマスク材料の腐蝕液に訃か
されない性質をもち、第１層上に設けられた第２層の物
質は第３層の腐蝕液に訃かされない性質をもち、第２層
上に設けられた第３層の物質は第２層の腐蝕液に訃かさ
れない性質をもつ。

この第２の製造方法は、第１の製造方法で用いたマスク
と同一形状の三層の第１マスクを半導体基板表面に形成
する工程、第１マスクの第２層の周辺を腐触させ除去す
る工程、半導体基板とオーム性接触をなす第２の金属を
試料表面にほぼ垂直に被着し、第１マスクの第３層上と
露出した半導体基板表面に３つの第２の金属膜片を形成
する工程、第３層を除去することによ勺第３層上の第２
の金属膜片を除去する工程、第２の金属膜片によつては
さまれた部分卦よび第１ゲート、第２ゲートへの電圧印
加端子部分を除いた第２層の膜片を除去する工程、第１
層の物質と第２層の物質の腐蝕液によつておかされない
第２のマスク材料を試料表面にほぼ垂直方向から被着す
る工程、第２層の膜片を除去することにより同時に第２
層上の第２のマスク膜を除去し第２層の膜片の下にあつ
た部分の第１層を露出させる工程、露出した部分の第１
層を第２のマスクをマスクとして除去しこの部分の半導
体基板を露出させる工程、半導体基板とシヨツトキ障壁
特性をなし第２のマスク材料の腐蝕液によつて訃かされ
ない第１の金属を試料表面に対してほぼ垂直方向から被
着レ露出された半導体基板表面および、第２のマスク上
に被着された第１の金属膜を形成する工程、および第２
のマスクを除去すると同時に第２のマスク上の第１の金
属膜を除去する工程を含む。第１図を用いて、本発明の
前提となる構造をもつ双ゲートＭＥＳＦＥＴを第１の製
造方法によつて製造する第１の実施例を示す。第１図ａ
は、高抵抗ＧａＡｓ結晶１１上に形成された長さ７０μ
ｍ１厚さ０．２μｍ電子濃度２Ｘ１０１７ｃ７ｒＬ−３
のｎ型ＧａＡｓ層１２をもつ結晶表面に、ｎ型ＧａＡｓ
とシヨツトキ障壁特性を示す第１の金属膜１３として例
えば厚さ０．６μｍのアルミニウムを被着レその上に厚
さ０．８μｍのフオトレジスト膜１５〜１８を形成した
ところを示す。フオトレジスタ膜１６，１７の寸法は長
さ３μｍで各々２μｍ隔てて設置されて｝Ｄ１通常の光
密着露光法により容易に形成される。第１図ｂでは、第
１の金属膜のマスク１５〜１８に覆われていない部分と
この部分に隣接したマスク下の周辺部分を除去し、それ
ぞれ長さ１μｍの第１の金属膜片１９，２０を残す。

第１の金属としてアルミニウムを用いた場合には、除去
は５０℃のリン酸、３分間によつて行われる。

この化学腐蝕過程を正確に制御するのは容易であり１長
く細い１９，２０の膜片が断線することなく均一な形状
で形成される。たとえば、１μｍ厚さで巾（ゲートの長
さに対応する）０．５μｍで長さ３００μｍのアルミニ
ウムのストライブを２μｍの巾のマスクを用いて、上述
の化学腐触法によつて形成することも可能であつた。第
１の金属膜の除去の方法としては、マスクによつて覆わ
れていない部分をイオンミリング法あるいはスパツタミ
リング法によつて除去し、次に周辺部を化学腐蝕法によ
つて除去する方法も有効である。

第１図ｃでは、ｎ型ＧａＡｓ層１２に対しオーム性接触
をなす金属、たとえば金−ゲルマニウム合金を結晶表面
にむかつてほぼ垂直方向から蒸着法もしくはスパツタ法
によつて被着させ、厚さ０．１μｍの第２の金属膜片２
１〜２７を形成する。

ＧａＡｓ結晶表面上の隣接する第１の金属膜片と第２の
金属膜片の間は、狭い間隙で隔てられている。第１図ｄ
では、マスク１５〜１８を有機溶剤たとえばアセトンで
除去することによりマスク上の第２の金属膜片２１，２
３，２５，２７を除去したのち、水素雰囲気中で４５０
℃、３０秒間熱処理することによ択ｎ型ＧａＡｓ層１２
と第２の金属層２２，２４．２６とを合金化させオーム
性接触電極としたところを示す。第１図ｅでは、高抵抗
ＧａＡｓ結晶表面上の第１の金属膜を、このうち、第１
ゲートおよび第２ゲートに相当する第４の金属膜片１９
，２０へのボンデイングパツド部分の除いて、除去した
のち、第２の金属膜片２２，２６の上に金の膜２８，２
９をそれぞれ蒸着法もしくはメツキ法によつて１〜２μ
ｍの厚さに形成させ、容易にボンデイング可能なソース
電極卦よびドレイン電極を形成したところを示す。

第２図は、第１の製造方法の実施例によつて製造された
双ゲートＭＥＳＦＥＴの平面図を示す。

点線の四角形で示された１２ａは、ｎ型ＧａＡｓ層の外
周を示す。１９ａ，２０ａはそれぞれ第１図ｅの工程で
残された第１の金属からなる第１ゲート１９｝よび第２
ゲート２０へのボンデイングパッドである。

ｎ型ＧａＡｓ層の縦方向の長さは、通常１００〜３００
μｍである。

上述の実施例では、マスク１５〜１８はフオトレジスト
膜であつたが、マスク材料として・・フニウム、モリブ
デン、クロム等の金属も可能である。

このような金属膜をマスクとして用いた場合にはマスク
１６，１７とその上の第２の金属被膜２３，２５は除去
されなくてもよい。ｎ型半導体結晶としてＧａＡｓを用
いた上述の実施例では、シヨツトキ障壁特性を示す第１
の金属材料としてアルミニウムを用いた例を示したが、
その他の材料たとえば白金、クロム、モリブデン、チタ
ン、金、銀、あるいはこれらの複合膜を用いることも可
能である。

オーム性金属材料としては、金・ゲルマニウム合金の他
に、金・ゲルマニウム・ニツケル合金ちるいはニツケル
・ゲルマニウム合金等も可能である。さらに半導体結晶
としては、シリコン、インジウム・ヒ素、インジウム・
隣、ガリウム・インジウム・ヒ素等の混晶も用いること
ができる。

第１の実施例では、隣接する金属片間の距離は１μｍで
あつたが、この距離が大きくなると、この部分での直流
損失が双グートＭＥＳＦＥＴのマイク口波特・汁に悪影
響を及ぼす。このため、この距離は２μｍ以下程度とす
ることが望ましい。

第３図を用いて、本発明の前提となる構造をもつ双ゲー
トＭＥＳＦＥＴを第２の製造方法によつて製造する第２
の実施例を示す。

第３図ａは、高抵抗ＧａＡｓ結晶１１上に形成された長
さ７０μｍ１厚さ０．２μｍ１電子濃度２Ｘ１０−１７
？−３のｎ型ＧａＡｓｌ２をもつＧａＡｓ結晶表面に、
第２層、第３層の物質訃よび第２のマスク材料の腐蝕液
に卦かされない性質をもち表面保護の役割をはたす第１
層膜３１、たとえば化学気相被着法もしくはスパツタ法
で被着された厚さ０．２μｍの酸化ケイ素膜を被着ムそ
の上に、第３層の物質の腐蝕液におかされない第２層膜
４１、たとえば蒸着法もしくはスパツタ法により被着さ
れた厚さ０．６μｍのアルミニウム膜を形成レ さらに
その上に第３層の物質からなる膜片５５〜５８、たとえ
ばフオトレジスト膜片を形成したところを示す。

フオトレジスト膜片５６，５７の寸法は、長さ３μｍで
各々２μｍ隔てて設置されて｝Ｄ、通常の光密着露光法
により容易に形成される。第３図ｂでは、第２層と第１
層の膜のフオトレジスト膜片によつて覆われていない部
分を除去したところを示す。

この除去には、イオンミリング法もしくはスパツタミリ
ング法によつてフオトレジスト膜片をマスクとして行う
のがよいが、第２層膜のアルミニウム膜をリン酸で除去
した後第１層膜の酸化ケイ素をイオンミリングもしくは
スパツタミリングによつて除去してもよい。このように
して３層構造の第１のマスク構造が形成される。第３図
ｃは、露出した第２層部分を横方向に１．０μｍ化学腐
蝕して、第１のマスクの第２層部分を細めたところを示
す。第２層物質としてアルミニウムを用いた場合には、
５０℃のリン酸溶液が妥当である。このとき、第１層部
質である酸化ケイ素、第３層物質であるフオトレジスト
は腐蝕されない。第３層膜５６，５７の下の第２層膜４
６，４７の長さは、正確に１０μｍに容易に制御される
。第３図ｄでは、試料に対しほぼ垂直上方から、ｎ型Ｇ
ａＡｓ層１２に対しオーム性接触をなす第２の金属、た
とえば金・ゲルマニウム合金を被着レ第２の金属膜片２
１〜２７を形成する。

第３図ｅでは、第３層膜片５５〜５８とその上に被着さ
れた第２の金属膜片２１，２３，２５．２７とを第３層
膜片の除去剤、たとえばアセトン乏によつて除去Ｌ／．
ＧａＡｓ結晶上に被着した３つの第２の金属膜片２２，
２４，２６を残す。

さらに、第２の金属膜片とＧａＡｓを４５０℃，３０秒
間、水素雰囲気中で熱処理することにより合金化させる
０２第３図ｆでは、高抵抗ＧａＡｓ結晶上の第１層膜で
ある保護膜上の第２層膜のうち不用な部分を除去したと
ころを示す。

第３図ｇは、第３図ｆの形状の試料に対し、ほぼ垂直上
方から、第１層卦よび第３層物喜の腐触３液によつて腐
触されない第２のマスク材料膜５９が被着されたところ
を示す。

第２のマスク膜としては、厚さ０．４μｍのクロム膜が
適当である。第３図ｈは、第２層膜片４６，４７とその
上に被着された第２のマスタ膜とを、第２層物質の腐３
蝕液、たとえばリン酸、によ勺除去したところを示す。
このとき、長さが３μｍである保護膜片３６，３７の第
２のマスク５９によつて覆われていない長さ１μｍの部
分はそれぞれ露出される。第３図１では、保護膜片３６
，３７の露出した４ｆ部分を、第１層膜である保護膜の
腐蝕液、たとえばフツ酸、により除去してｎ型ＧａＡｓ
層１２の上記相当部分を露出させ、ｎ型ＧａＡｓ層１２
とシヨツトキ障壁特性をなす第１の金，寓、たとえば厚
さ０．４μｍのアルミニウム膜、をほぼ垂直方向から被
着したところを示す。ｎ型ＧａＡｓ層上に被着された２
つの第１の金属膜片１９，２０は、第２の金属膜片２２
，２４，２６と同−ｎ型ＧａＡｓ層上にあつて、保護膜
片３６ａ，３６ｂ，３７ａ，３７ｂによつて隔てられて
いる。第３図ｊでは、第２のマスク５９をその腐蝕液、
たとえば塩酸Ｍｍによつて除去することによつて、反時
に第２のマスク上の第１の金属膜を除去―３つの第２の
金属嘆片２２，２４．２６を露出させる。

このようにして長さ１μｍの第１ゲート電極１９および
第２ゲート電極２０、ソース電極２２，中間金属膜片２
４、ドレイン電極２６が形成される。ソース電極｝よび
ドレイン電極一＼のポンデングを容易にするため、第３
図１では、厚さ１μｍの金膜２８，２９がそれぞれソー
ス電極２２｝よびドレ．イン電極２６上に蒸着法もしく
はメツキ法によつて形成されている。

以上第２の実施例では、第１層である保護膜として酸化
ケイ素を用いたが、高抵抗ＧａＡｓ膜もしくは高抵抗Ｇ
ａＡｌＡｓ混晶膜を保護膜として用いることもできる。

この時高抵抗ＧａＡｓ膜もしくはＧａＡｌＡｓ混晶膜は
、化学気相被着法、液相エピタキシヤル成長法もしくは
蒸着法によつて形成される。これらの高抵抗半導体膜を
使用した場合は、ｎ型ＧａＡｓ層表面の表面準位の密度
は著しく低減されるため、表面の安定度は酸化ケイ素を
用いた場合に比して優秀である。またこの場合、高抵抗
半導体膜の腐蝕液としては、硫酸と過酸化水素と水の混
合溶液が好都合である。他の保護膜材料として酸化アル
ミニウムあるいはチツ化ケイ素が用いられる。この場合
の保護膜腐蝕液としては熱いリン酸が適当である。第１
の金属であるシヨツトキ接触金属として、第２の実施例
ではアルミニウムを用いている八その他、白金、クロム
、モリブデン、チタン、金、等卦よびこれらの複合膜が
第１の金属膜として用いられうる。

さらに第２の実施例では、半導体材料としてＧａＡｓを
用いているが、その他の半導体材料たとえばシリコン、
インジウム・ヒ素●ガリウム●インジウム・ヒ素混晶等
を用いることも可能である。

以上に述べた２つの製造方法では、形成されるマスクの
最小線巾は２μｍであ択そのすべて光学露光法で形成さ
れた。製造された双ゲートＭＥ一ＳＦＥＴのゲート長は
、第１ゲート、第２ゲートの双方とも１μｍであり１ソ
ース電極と第１ゲートとは正確に１μｍ離れた位置に、
しかも位置あわせ作業なしに、形成されている。一方、
従来の製造方法では、このような１μｍという微細な電
極を±０．１μｍの精度に所定の位置に設定するには、
最高性能の電子ビーム露光技術をもつてはじめて少量生
産的に可能であつた。

本発明による製造方法は、たとえば０．５μｍ以下のゲ
ート長をもつ双ゲートＭＥＳＦＥＴであつても、大量生
産的に製造できる卓絶した効果を有する。さらに本発明
の製造方法は、中間金属膜片をもつ構造の双ゲートＭＥ
ＳＦＥＴにのみ適用可能であるが、この中間金属片は、
後に述べるように双ゲートＭＥＳＦＥＴの特性を従来に
比し著しく向上せしめ、さらに新しい駆動方法を可能と
する卓効をもたらす。本発明の第１の製造方法によつて
製造された双ゲートＭＥＳＦＥＴの電気的特性について
、従来の双ゲートＭＥＳＦＥＴの特性と比較して述べよ
う。

ここで従来の双ゲートＭＥＳＦＥＴとは、中間金属片が
ないことを除いて第１実施例の双ゲートＭＥＳ一ＦＥＴ
と同一寸法、同一構造の電子ビーム露光法により製造さ
れた双ゲートＭＥＳＦＥＴを意味する。入力信号はバイ
アス回路とチユーナを介して第１ゲートに加えられ、出
力信号はドレイン電極からチユーナとバイアス回路を介
してとシだされる。測定は４ＧＨｚから１６ＧＨｚの周
波数帯で行われ、入力側のチユーナは各周波数で最小雑
音指数が得られるように調整され、出力側のチユーナは
出力利得を最大にするように調整された。直流印加電圧
は、ドレイン電圧４Ｖ１第１ゲート電圧−１．５Ｖであ
り１ソース電極と第２ゲート電極は直流的にもマイクロ
波的にも接地されている。このときのドレイン電流は、
１０ｍＡである。これらの条件は、雑音レベルを最小に
するバイアス条件に相当する。また本発明による双ゲー
トＭＥＳＦＥＴの中間金属膜片は、直流的にもマイクロ
波的にも他の電極や外部とは結びつけられて卦らず、浮
いた状態になつている。第４図は、測定された雑音指数
および電力利得を示す図であり１図中Ａ，Ａ′はそれぞ
れ本発明による双ゲートＭＥＳＦＥＴの雑音指数と電力
利得を、Ｂ，Ｂ′は従来のＭＥＳＦＥＴのそれらを、そ
して、ＣｌＣ′は比較のために掲げたゲート長１μｍの
単ゲートＭＥＳＦＥＴの特性をそれぞれ示す。

単ゲートＭＥＳＦＥＴは、ドレイン電圧４Ｖ１ドレイン
電流１０ｍＡにバイアスされている。なおり，Ｄ′は後
述の１駆動法を用いた時の特性である。この第４図から
、従来の双ゲートＭＥＳＦＥＴの電力利得が単ゲートＭ
ＥＳＦＥＴのそれより３ないし４ｄＢ大きいことがわか
る。

しかしながらその雑音特性は単ゲートのものに較べ約１
ｄＢ悪くなつていることも同時にわかる。これに対し本
発明の製造方法による双ゲートＭＥＳＦＥＴは、従来の
双ゲートＭＥＳＦＥＴよ勺若干大きい電力利得を保ちな
がら、しかも、単ゲートＭＥＳＦＥＴとほぼ等しい雑音
指数を示している。

すなわち本発明の製造方法による双ゲートＭＥＳ−ＦＥ
Ｔの特長は、従来の双ゲートＭＥＳＦＥＴに較べ著しい
低雑音化が、単ゲートのものよりはるかに大きな出力電
力利得値を実現しながら、得られていることにあるとい
つてよい。以下に、本発明による双ゲートＭＥＳＦＥＴ
が何故このような低雑音特性を示すのかを簡単に説明す
る。

双ゲートＭＥＳＦＥＴの雑音特性は、その第１段部分の
雑音特性によつて規定されることがよく知られている。

この雑音は、半導体基板、たとえばＧａＡｓの場合では
、３ＫＶノ流以上の高電場になつているｎ型ＧａＡｓ層
の領域から主に発生することが解明されている。従来の
構造の双ゲートＭＥＳ一ＦＥＴでは、第１ゲート下の空
乏層によつて狭められたｎ型ＧａＡｓ層中に形成されて
いるチヤネルを通勺抜けた電子は充分に減速されること
なく第２ゲート下のチヤネルに流れこんでいく。すなわ
ち、第１段部分と第２段部分はお互いに相関しあつてい
るため、第１段部分の３Ｋし←以上の高電界領域は第２
ゲート電極の方向にむかつて延びた状態にある。このた
め、通常の単ゲートＭＥＳＦ一ＥＴに較べて、従来の構
造の双ゲートＭＥＳＦＥＴでは高電界領域の長さが長く
なＤ１雑音レベルが大きかつた。一方、本発明の製造方
法による双ゲートＭＥＳ−ＦＥＴでは、第１段部分を通
Ｄ抜けた電子の大部分は中間金属片に流れ込み、，急速
に減速され、電場の大きさはほとんどゼロになる。

そのため、本発明による多ゲートＭＥＳＦＥＴでは、高
電場領域の長さがほぼ単ゲートＭＥＳＦＥＴのそれと同
程度となｂ１単ゲートＭＥＳＦＥＴと同程度の低雑音特
性が実現したのである。本発明に用いられた構造の双ゲ
ートＭＥＳＦＥＴの中間金属片の長さは、電子の相当部
分が中間金属片に流れ込むに充分な長さが必要であり１
この長さは、ｎ型半導体層の厚さの約２倍以上に相当す
る。以上述べた低雑音特性は、，本発明による双ゲート
ＭＥＳＦＥＴの中間金属片を浮かせて使用した場合に得
られたものであるが、第２ゲート電極に負の直流バイア
スを加え電力利得を低減させた場合には、まだ多少雑音
指数が大きくなる欠点が残つている。

第５図は、４ＧＨｚでの雑音指数と電力利得との第２ゲ
ート電圧Ｖｇ２依存性を示したものである。

図中の各記号は第４図のそれと同一である。本発明によ
る双ゲートＭＥＳＦＥＴ（ＡｊＡ●は、従来のもの（Ｂ
，Ｂ′）に較べると利得低減における雑音指数の上昇が
少ないが、それでもまだ、利得が７ｄＢ低減するのに対
し雑音指数は３ｄＢ上昇してしまう。この雑音指数の上
昇を抑えること八双ゲートＭＥＳＦＥＴを自動利得制御
の目的で使用するためには、必要不可欠となる。本発明
に用いられた双ゲートＭＥＳＦＥＴでは、新らたに導入
した中間金属片２４を利用することによつて、上記の雑
音上昇を抑える５駆動方法が可能である。

第５図Ｄ，Ｄ′は、以下に述べる駆動法を用いて利得制
御を行つたときの雑音特性と利得特性とを示したもので
ある。

図から明らかにわかるように、Ａ，Ａ′よりも２倍近く
の利得値を示すと同時に、利得制御を行つても、雑音指
数はほとんど上昇しない。たとえば、利得７ｄＢ低減に
訃いて雑音指数は０．５ｄＢ以内の上昇にとどめられて
いる。従つて、本発明に用いられた双ゲートＭＥＳＦ−
ＥＴを、本発明による全く新規な駆動方法によつて用い
れば、双ゲートＭＥＳＦＥＴを、従来の使用困難とさえ
されていた低雑音の自動利得制御に充分使用できること
が明らかである。

以下にこの５駆動方法について詳述する。第６図は、本
発明によるこの第１の１駆動方法をノ示す回路図で、点
線６０の内部は本発明に用いられた双ゲートＭＥＳＦＥ
Ｔを示す。

入力信号は容量６１を介して第１ゲート電極１９に加え
られる。第１ゲート電極には、インダクタンス６３を介
して直流電圧Ｖｇ，が印加されている。利得制御用の直
流電圧Ｇ２は、整合回路６７が結びつけられた第２ゲー
ト電極２０にインダクタンス６４を介して加えられる。
出力信号は、インダクタンス６５を介して直流電圧Ｖｄ
が印加されているドレイン電極２６から、容量６２を介
してとｂだされる。本発明によるこの１駆動方法では、
さらに、整合回路６８がとＤつけられている中間金属片
２４にインダクタンス６６を介して直流定電圧Ｖｍが印
加されることが特徴的である。この結果、第］段部分と
第２段部分とは、直流的には全く独立になる特徴をもつ
。第５図のＤ，Ｄ′で示された特性は、中間電圧Ｖｍと
して１．５を印加Ｌ第１ゲート電圧一１５Ｖ１ドレイン
電圧４．０Ｖとしたときの特性である。

第５図で示された、低雑音、高利得でしかも利得制御が
充分に行い得るという本駆動方法の特徴は、中間電圧Ｖ
ｍの導入によつて直流的に第１段部分と第２段部分とが
独立になつたことから生じたものであることを、以下に
説明する。第７図は、第６図に示した回路のドレイン電
圧Ｖｄとドレイン電流Ｌｄとの関係を、第２ゲート電圧
Ｖｇ，をパラメータとレ中間電圧Ｖｍの・値として１Ｖ
．２Ｖ．３Ｖをとつたときのものを例示したものである
。第７図かられかるように、第２段部分の電流電圧特性
は、ドレイン電極と中間金属膜片間の電圧Ｖｄ−Ｖｍと
第２ゲート電圧Ｖｇ２とにのみ依存し、第１ゲート電圧
ｇ１には全く依存しない。逆に第１段部分の電流電圧特
性は、中間金属膜片とソース電極間の電圧Ｖｍと第一ゲ
ート電圧Ｖｇｌとにのみ依存し、第２ゲート電圧Ｖｇ２
には全く依存しない。このように中間金属膜片に直流定
電圧を印加することによ択第１段部分と第２段部分は直
流的に全く独立となつた。このため、本駆動方法では、
第２ゲート電圧Ｖｇ２の値のいかんにかかわらず、第１
段部分は低雑音特性を示す状態に直流バイアスしておく
ことが可能であり１第２ゲート電圧Ｖｇ２による利得制
御は第２段部分のみで行われ得る。このため、第５図Ｄ
で示されたように、利得を低減させた時でも低雑音特性
が失われないという従来にない卓絶した効果を発揮する
。一方、従来の双ゲートＭＥＳＦＥＴの１駆動方法では
、中間電極膜片２４も存在せず、従つて直流電圧もまた
印加されておらず、第１段部分と第２段部分とは、直流
的に独立ではなかつた。

このため、第２ゲート電圧Ｖｇ２を負にした時、第１段
部分は３極管の動作領域に入勺、第１段部分の雑音レベ
ルが著しく大きくなつてしまつた。一般に、多段増幅器
の雑音指数は初段部分で主に決定されることがよく知ら
れている。この従来の駆動方法では利得制御のために第
２ゲート電圧Ｖｇ２を変化させると、必然的に第１段部
分の雑音レベルが大きくなつてしまうために、結果とし
て出力部の雑音指数が大きくなつてしまつた。この欠点
のために、従来、双ゲートＭＥＳＦＥＴは自動利得制御
機能をもつ増幅器に広く使用されてこなかつた。これに
対レ本発明に用いた双ゲートＭＥＳＦ−ＥＴを本発明は
よる方法によＶ）１駆動させれば、低雑音の自動利得制
御機能をもつマイクロ波増幅器は容易に製作されること
になる。第８図は、上記駆動方法に使用される双ゲート
ＭＥＳＦＥＴの平面図を示すものである。

図中２４ａは中間金属膜片２４のボンデイングパツドで
ある。第８図に示した双ゲートＭＥＳＦＥＴは、本発明
による第１もしくは第２の製造方法の実施例で示された
製造工程において、中間金属片にボンデイングパツドを
つけ加えた部分が露出されるフオトレジスト膜を用いれ
ば、全く同一の製造工程によつて、大量生産的に製造さ
れる。中間金属膜片２４のチヤネル方向の長さは、第１
段部分と第２段部分の間の信号の位相のずれを抑えるた
め、１００μｍ以下が望ましい。第８図で用いた双ゲー
トＭＥＳＦＥＴでは、この長さは３０μｍに選んである
。中間金属膜片には、上記，駆動方法では、ボンデイン
グパツド２４ａを介して直流電流が流されるので、その
直流損失を抑えるために、中間金属膜片２４とボンデイ
ングパツド２４ａとの上に１μｍ〜２μｍの厚さの金膜
を蒸着法またはメツキ法に被着しておくことが有効であ
る。この金膜の被着は、第１または第２の製造方法の工
程において、ソース電極２２とドレイン電極２６との上
に金膜を被着させる時に同時に行えばよい。本発明によ
る双ゲートＭＥＳＦＥＳはまた、利得制御機能のない低
雑音、高利得増幅器としても使用可能である。

この目的のためには、第３ゲート電極に適当な電圧を印
加することが必要である。十分大きな利得を得るために
は、第２ゲート電極には中間電極の電位と等電位になる
ように電圧が印加される必要があるが、この電圧が高す
ぎると第２ゲート電極に順方向電流が流れ込み素子が破
壊される危険があるので注意を要する。第９図は、本発
明による双ゲートＭＥＳＦＥＴを用いる第２の１駆動方
法を示す回路図で、第２ゲート電極２０は、中間電極２
４との間をマイクロ波信号を阻止するが直流的には抵抗
が充分小さい回路素子６９によつて結ばれ、接地線、し
たがつてソース電極２２、との間をマイクロ波信号は通
すが直流は通さない回路素子７０によつて結ばれている
、ことが特徴である。

この回路では第２ゲート電極２０は自動的に中間電極２
４と等電位とされる。図中の回路素子は双ゲートＭＥＳ
ＦＥＴと同一の半導体基板上に形成可能であり１第２ゲ
ート電極と中間電極は装置外部で結びつけられる必要は
ない。上述の回路素子６９，７０は、上述の機能を果た
し得るものでさえあれば受動素子でも、能動素子でも、
あるいはこの両者を用いたものでもよい。第１０図は上
述の半導体装置の平面図である。

中間金属片２４の長さは、０．５μｍから３０μｍの間
の値が適当である。回路素子６９は１０ｍＨ以上のイン
ダクタンスをもち、回路素子７０は２０ｐＦ以上の容量
をもつものが適当である。第１および第２ゲート電極１
９，２０および中間金属片２４の長さがすべて１μｍで
、幅が３００μｍであるような第１０図の構造の多ゲー
トＭＥ一ＳＦＥＴは、１０ＧＨｚで最小雑音指数３．０
ｄＢ１最大有能電力利得１６．２ｄＢを示した。

【図面の簡単な説明】

第１図は、本発明の双ゲートＭＥＳＦＥＴの第１の製造
方法による実施例につきその断面を各工程にしたがつて
示した図である。 第２図は、第１の製造方法によつて製造された双ゲート
ＭＥＳＦＥＴの平面図である。第３図は、本発明の双ゲ
ートＭＥＳＦＥＴの第２の製造方法による実施例の断面
を各工程にしたがつて示した図である。第４図は、種々
の双ゲートＭＥＳＦＥＴの雑音指数および電力利得の周
波数依存性を示し、第５図は第２ゲート電圧依存性をそ
れぞれ示す。第４図および第５図中、Ａ，Ａ′は、本発
明による双ゲートＭＥＳＦ一ＥＴを中間金属膜片を浮か
して入出力の整合をとつて駆動したときの雑音特性７と
利得特性とを示し、Ｂ，Ｂ′は、従来の双ゲートＭＥＳ
ＦＥＴを入出力の整合をとつて駆動したときの雑音特性
と利得特性とを示Ｌ−Ｃ，Ｃ′は、単ゲートＭＥＳＦＥ
Ｔの同様な特性を示Ｌ−Ｄ，Ｄ′は、本発明による第１
の１駆動方法を用いたときの雑音特性と利得特性とをそ
れぞれ示す。第６図は、本発明の第１の，駆動方法を示
す回路図であり１第７図は、そのドレイン電流とドレイ
ン電圧との関係を示す図で、第８図は、第１の１駆動方
法に用いられる双ゲートＭＥＳＦＥＴの構造を示す平面
図である。第９図は、本発明による第２の駆動方法を示
す回路図であ択第１０図は、第２の，駆動方法で用いら
れた回路素子を同一半導体基板上に組みこんだ構造をも
つ双ゲートＭＥＳＦＥＴの平面図である。図中、１１は
高抵抗ＧａＡｓ結晶、１２はｎ型ＧａＡｓ層、１３はｎ
型ＧａＡｓ層とシヨツトキ障壁 二特性を示す第１の金
属膜、１５．１６，１７，１８はフオトレジスト膜、１
９は第１ゲート電極、２０は第２ゲート電極、２１，２
２，２３，２４，２５，２６，２７はｎ型ＧａＡｓ層と
オーム性接触を示す第２の金属膜で、２２はソース電極
、２４は中間金属膜片、２６はドレイン電極であり１２
８．２９はそれぞれソース電極およびドレイン電極に被
着された金膜である。 また、１２ａはｎ型ＧａＡｓ層の外周であり１１９ａは
第１ゲート電極１９のボンデイングパツド、２０ａは第
２ゲート電極２０のボンデイングパツド、２４ａは中間
金属膜片２４のボンデイングパツドである。３１は三層
構造の第１マスクの第１層に相当する保護膜、４１は同
じく第２層膜、５５，５６．５７．５８は同じく第３層
に相当するフオトレジスト膜片であり１３６，３７は保
護膜片、４６，４７は第２層膜片、５９は第２のマスク
瓢３６ａ，３６ｂ，３７ａ，３７ｂはｎ型ＧａＡｓ層を
覆う保護膜片である。

Claims (1)

1. 【特許請求の範囲】 １ ソース電極、第１ショットキ障壁ゲート電極、第２
   ショットキ障壁ゲート電極、ドレイン電極を半導体基板
   の平担な表面上に順に配し、前記第１ショットキ障壁ゲ
   ート電極と前記第２ショットキ障壁ゲート電極とにはさ
   まれた領域にこれら２つのゲート電極とは独立した半導
   体基板に対しオーミックに接触する中間金属膜片を設け
   、さらに、直流は通過させるが交流は阻止する機能を具
   備する第１の回路を前記中間金属膜片と前期第２ショッ
   トキ障壁ゲート電極とを結ぶように前記半導体基板上に
   一体化して設け、交流は通過させるが直流は阻止する機
   能を具備する第２の回路を前記中間金属膜片と前記ソー
   ス電極とを結ぶように前記半導体基板上に一体化して設
   けた、ことを特徴とする双ゲート・ショットキ障壁ゲー
   ト型電界効果トランジスタ。 ２ 平担な表面をもつ半導体基板上に第１の金属膜を形
   成し、前記第１の金属膜上のあらかじめ決められた３つ
   の部分、すなわち並列して設置されるソース電極形成相
   当部分、中間金属膜片形成相当部分、ドレイン電極形成
   相当部分とを除いた部分にマスク膜を設置する工程と、
   前記３つの部分の第１の金属膜およびこれらに続くマス
   クに覆われている第１の金属膜の隣接周辺部分を除去す
   ることにより、前記隣接周辺部分に相当する半導体表面
   によつてはさまれている２つの第１の金属膜片を残す工
   程と、第２の金属を平担な表面にほぼ垂直の方向から被
   着し、前記マスク上と被着第２金属にさらされた３つの
   平担な表面部分上にあつてかつ前記隣接周辺部分によつ
   て第１の金属膜片と隔てられた部分上に、第２の金属膜
   片を形成することにより、前記半導体表面上に２つの第
   １の金属膜片をはさんでソース電極とドレイン電極とを
   、および２つの第１の金属膜片にはさまれた中間金属膜
   片とを、おのおの隣接する第１の金属膜片との間に前記
   隣接周辺部分の半導体基板表面の長さに相当する間隙を
   隔てて設置する工程とを含むことを特徴とする、双ゲー
   ト・ショットキ障壁ゲート型電界効果トランジスタの製
   造方法。 ３ 平担な表面をもつ半導体基板上に第１の金属膜を形
   成し、前記第１の金属膜上のあらかじめ決められた３つ
   の部分、すなわち並列して設置されるソース電極形成相
   当部分、中間金属膜片形成相当部分、ドレイン電極形成
   相当部分とを除いた部分にマスク膜を設置する工程と、
   前記３つの部分の第１の金属膜およびこれらに続くマス
   クに覆われている第１の金属膜の隣接周辺部分を除去す
   ることにより、前記隣接周辺部分に相当する半導体表面
   によつてはさまれている２つの第１の金属膜片を残す工
   程と、第２の金属を平担な表面にほぼ垂直の方向から被
   着し、前記マスク上と、被着第２金属にさらされた３つ
   の平担な表面部分上にあつてかつ、前記隣接周辺部分に
   よつて第１の金属膜片と隔てられた部分上に、第２の金
   属膜片を形成することにより、前記半導体表面上に２つ
   の第１の金属膜片をはさんでソース電極とドレイン電極
   とを、および２つの第１の金属膜片にはさまれた中間金
   属膜片とを、おのおの隣接する第１の金属膜片との間に
   前記隣接周辺部分の半導体基板表面の長さに相当する間
   隙を隔てて設置する工程と、第２の金属の被着后、マス
   ク膜片とマスク膜片上の第２の金属塑片を除去する工程
   とを含むことを特徴とする、双ゲート・ショットキ障壁
   ゲート型電界効果トランジスタの製造方法。 ４ 平担な表面をもつ半導体基板上のあらかじめ決めら
   れた３つの部分、すなわち並列して設置されるソース電
   極形成相当部分、中間金属片形成相当部分、ドレイン電
   極形成相当部分、を除いた部分に三層構造の第１のマス
   ク順を、半導体表面と接触する第１層材料として、第２
   層、第３層および第２のマスク材料のそれぞれの腐蝕液
   によつておかされない性質をもちかつ半導体表面を保護
   する性質をもつ材料を用い、第１層と第３層によりはさ
   まれた第２層の材料として、第３層の腐蝕液によってお
   かされない性質をもつ材料を用い、第３層の材料として
   、第２層の腐蝕液におかされない材料を選んで形成する
   工程と、第１のマスクの第２層の周辺部分のみを腐蝕除
   去することにより、第１層および第３層より寸法の短か
   い第２層を持つ構造の第１のマスクとする工程と、第２
   の金属を平担な表面にほぼ垂直の方向から被着し、前記
   第１のマスクの第３層上と露出した半導体表面の３つの
   部分上に第２の金属膜片を形成することにより、半導体
   表面上に第１のマスクの第１層によつて各々隔てられた
   ソース電極、中間金属膜片、ドレイン電極を形成する工
   程と、第１のマスクの第３層とその上に被着された第２
   の金属片を除去し、平担な表面に対しほぼ垂直方向から
   、第１層および第２層の腐蝕液によつて腐蝕されない性
   質をもつ第２のマスク材料を被着し、第２のマスクを形
   成する工程と、第１のマスクの第２層とその上の第２の
   マスク膜とを除去し、第２のマスクの３つの金属片の間
   にあつて第２マスクに覆われていない部分の第１層を露
   出する工程と、露出した第１層のみを第２のマスクをマ
   スクとして除去してこの部分の半導体基板を露出させ、
   試料表面に対しほぼ垂直方向から、第２のマスク材料の
   腐蝕液によつておかされない性質をもちかつ半導体基板
   とショットキ障壁をなす第１の金属を被着し、第２のマ
   スク上および第２の金属膜片によつてはさまれた半導体
   表面の露出した２つの部分上に第１の金属膜片を形成す
   る工程と、第２のマスクとその上の第１の金属膜片を除
   去し、ソース電極と中間金属膜片との間の半導体基板表
   面上に、第１層の保護膜片で覆われた半導体表面領域を
   隔てて第１の金属よりなる第１ゲート電極を、中間金属
   膜片とドレイン電極との間の半導体基板表面上に、第１
   層の保護膜片で覆われた半導体表面領域を隔てて第１の
   金属よりなる第２ゲート電極を残す工程とを、含むこと
   を特徴とする双ゲート・ショットキ障壁ゲート型電界効
   果トランジスタの製造方法。 ５ 第１層材料として高抵抗半導体膜を用いることを特
   徴とする、特許請求の範囲第４項記載の双ゲート・ショ
   ットキ障壁ゲート型電界効果トランジスタの製造方法。 ６ 中間電極を、インダクタンスを介して、直流源に結
   び駆動することを特徴とする、第１ショットキ障壁ゲー
   ト電極と第２ショットキ障壁ゲート電極との間に設置さ
   れかつ半導体基板とオーム性接触をなす中間電極を具備
   する双ゲート・ショットキ障壁ゲート型電界効果トラン
   ジスタの駆動方法。 ７ 中間電極と第２ショットキ障壁ゲート電極とを直流
   を通過しかつ交流阻止機能を具備する第１の回路を介し
   て接続することにより第２ショットキ障壁ゲート電極を
   自動バイアスし、さらにこの中間電極とソース電極とを
   交流を通過しかつ直流阻止機能を具備する第２の回路を
   介して接続する、第１ショットキ障壁ゲート電極と第２
   ショットキ障壁ゲート電極との間に設置されかつ半導体
   基板とオーム性接触をなす中間電極を具備する双ゲート
   ・ショットキ障壁ゲート型電界効果トランジスタの駆動
   方法。