JPS5929907B2 - computing device - Google Patents
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- JPS5929907B2 JPS5929907B2 JP9795675A JP9795675A JPS5929907B2 JP S5929907 B2 JPS5929907 B2 JP S5929907B2 JP 9795675 A JP9795675 A JP 9795675A JP 9795675 A JP9795675 A JP 9795675A JP S5929907 B2 JPS5929907 B2 JP S5929907B2
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Description
【発明の詳細な説明】 本発明は非線形の演算装置に関する。[Detailed description of the invention] The present invention relates to a nonlinear arithmetic device.
一般に増幅器等を使用する場合、入出力特性がリニアで
ある増幅器等が使用されることが多いが、一方演算器や
補正装置を作成する時には入出力特性が非線形である増
幅器が必要となることが往々にして生ずる。Generally, when using amplifiers, etc., amplifiers with linear input/output characteristics are often used, but on the other hand, when creating arithmetic units or correction devices, amplifiers with nonlinear input/output characteristics are sometimes required. It often occurs.
非線形の系の一般的な形としては、出力が入力に対して
ベキの関係にあるもの、または対数の関係にあるもの、
あるいは累乗の関係にあるもの、もしくは逆比例の関係
にあるもの等がある。General forms of nonlinear systems include those in which the output has a power or logarithmic relationship with the input;
Alternatively, there are things that have a power relationship, or things that have an inversely proportional relationship.
今、演算特性が非線形となる場合の演算装置を作成する
場合、従来使用されている方法の一例を第1図および第
2図について説明する。An example of a method conventionally used when creating an arithmetic device with nonlinear arithmetic characteristics will now be described with reference to FIGS. 1 and 2.
第1図において横軸は入力信号の電圧Vis縦軸は出力
信号の電圧Voを各々示し、曲線1は今必要としている
演算器の非線形の演算特性であり折線2は第2図に示し
た従来の方法により得られる演算特性である。In Fig. 1, the horizontal axis shows the voltage Vi of the input signal, and the vertical axis shows the voltage Vo of the output signal.Curve 1 shows the nonlinear calculation characteristics of the arithmetic unit that is currently required, and broken line 2 shows the conventional These are the calculation characteristics obtained by the method.
第2図は第1図の曲線1なる特性に近似した特性を有す
る系を作成する方法の一従来例をブロック図で示したも
のである。FIG. 2 is a block diagram showing a conventional example of a method for creating a system having characteristics approximating the characteristics of curve 1 in FIG. 1.
第2図において、3は入力抵抗器、4は利得が負でその
絶対値が非常に大きい演算増幅器、5は帰還抵抗器、6
は帰還抵抗器5の抵抗値を制御する抵抗値制御器、γは
加算器、8は定電圧源、9は入力端子、10は出力端子
である。In Figure 2, 3 is an input resistor, 4 is an operational amplifier with negative gain and a very large absolute value, 5 is a feedback resistor, and 6
is a resistance value controller that controls the resistance value of the feedback resistor 5, γ is an adder, 8 is a constant voltage source, 9 is an input terminal, and 10 is an output terminal.
入力信号を入力端子9に加え、入力抵抗器3を介して演
算増幅器4に印加する。An input signal is applied to input terminal 9 and applied to operational amplifier 4 via input resistor 3 .
演算増幅器4の出力は帰還抵抗器5と抵抗値制御器6に
加えられ、演算増幅器4の出力電圧の大きさにより帰還
抵抗器5の抵抗値が制御される。The output of the operational amplifier 4 is applied to a feedback resistor 5 and a resistance value controller 6, and the resistance value of the feedback resistor 5 is controlled by the magnitude of the output voltage of the operational amplifier 4.
一方、演算増幅器4からの出力は加算器7に加えられ、
定電圧源8から加算器7に印加された電圧が加算されて
出力信号が出力端子10に現われる。On the other hand, the output from the operational amplifier 4 is added to the adder 7,
The voltages applied to the adder 7 from the constant voltage source 8 are added and an output signal appears at the output terminal 10.
このように入出力特性が第1図の曲線1に近似した折線
2で表わされる系を得る。In this way, a system whose input/output characteristics are represented by the broken line 2 which approximates the curve 1 in FIG. 1 is obtained.
第1図からも明らかな通り、第2図に示した従来例では
帰還抵抗器5の抵抗値を段階的に変化させている為に入
出力特性をなめらかな曲線にすることは不可能であり、
正確な演算装置を作成出来ない。As is clear from Fig. 1, in the conventional example shown in Fig. 2, the resistance value of the feedback resistor 5 is changed in stages, so it is impossible to make the input/output characteristics a smooth curve. ,
It is not possible to create an accurate arithmetic device.
又、帰還抵抗器5の抵抗値を正確に制御するのは可成り
面到であり、一度設定された特性は容易には変更出来な
い。Furthermore, it is quite difficult to accurately control the resistance value of the feedback resistor 5, and once the characteristics are set, they cannot be easily changed.
一方、帰還抵抗器5の抵抗値を段階的に変化させる方法
ではなくて、抵抗値がその抵抗器に加わる電圧により変
化する非線形抵抗器、例えばバリスタ等を帰還抵抗器と
して使用すれば、入出力特性はなめらかな曲線にするこ
とは出来る。On the other hand, instead of changing the resistance value of the feedback resistor 5 in steps, if a nonlinear resistor whose resistance value changes depending on the voltage applied to the resistor, such as a varistor, is used as the feedback resistor, the input/output Characteristics can be made into smooth curves.
しかし、入出力特性の形は使用する非線形抵抗器に依存
するところが犬であり、得られる入出力特性の形はある
程度制限されてしまう。However, the shape of the input/output characteristics depends on the nonlinear resistor used, and the shape of the input/output characteristics that can be obtained is limited to some extent.
本発明は上記の欠点をなくし、演算特性が逆比例、すな
わち入力信号の電圧をVi(ボルト)、出力信号の電圧
をVo (ボルト)、A、BおよびCを定数として
なる演算特性を有する演算装置を提供するものである。The present invention eliminates the above-mentioned drawbacks, and has an arithmetic characteristic that is inversely proportional, that is, the voltage of the input signal is Vi (volt), the voltage of the output signal is Vo (volt), and A, B, and C are constants. It provides equipment.
以下本発明の一実施例を図面に基づいて説明する。An embodiment of the present invention will be described below based on the drawings.
第3図において11は発振器、12は電荷転送素子、1
3はp波器、14は電圧制御発振器、15はクロック信
号発生器、16は位相比較器、ITは入力端子、18は
出力端子である。In FIG. 3, 11 is an oscillator, 12 is a charge transfer element, 1
3 is a p-wave generator, 14 is a voltage controlled oscillator, 15 is a clock signal generator, 16 is a phase comparator, IT is an input terminal, and 18 is an output terminal.
入力信号は入力端子17に加えられて電圧制御発振器1
4の発振周波数を制御し、その出力信号はクロック信号
発生器15に印加されて所定のりランク波形が作成され
、電荷転送素子12を駆動するりランク信号として電荷
転送素子12に供給される。The input signal is applied to the input terminal 17 and the voltage controlled oscillator 1
The output signal is applied to a clock signal generator 15 to create a predetermined rank waveform, which drives the charge transfer element 12 or is supplied to the charge transfer element 12 as a rank signal.
一方、発振器11で作成された一定周波数の信号は電荷
転送素子12中を通過してp波器13に加えられ、不要
な周波数成分は除去されて位相比較器16へ供給される
。On the other hand, a constant frequency signal generated by the oscillator 11 passes through the charge transfer element 12 and is applied to the p-wave generator 13, and unnecessary frequency components are removed and the signal is supplied to the phase comparator 16.
位相比較器16において、r波器13からの信号と発振
器11からの信号との間の位相比較が行なわれ両者の位
相差によって決定される出力信号が出力端子18に現わ
れる。In the phase comparator 16, a phase comparison is performed between the signal from the r-wave generator 13 and the signal from the oscillator 11, and an output signal determined by the phase difference between the two appears at the output terminal 18.
今、第3図の電荷転送素子12の段数をN、クロック信
号の周波数をfCp (ヘルツ)、発振器11で発振さ
れた信号が電荷転送素子12を通過する際に受ける遅延
時間をT(秒)とすると、遅延時間Tは
で示される。Now, the number of stages of the charge transfer device 12 in FIG. Then, the delay time T is expressed as.
ただし電荷転送素子の駆動方法によNIN
す(50)式の右辺は−・−1□・−・・・とfcp
3 fcp 4
なる。However, depending on the driving method of the charge transfer element, NIN
3 fcp 4 becomes.
一方入力端子17に加わる入力信号の電圧をVi (ボ
ルト)、電圧制御発振器14の発振周波数をfv(ヘル
ツ)、入力信号の電圧Viが零の時の電圧制御発振器1
4の発振周波数をFo(ヘルツ)、およびある一定系数
Kv(1/ボルト)とした場合に、電圧制御発振器14
が、その発振特性が
fv−po(1+Ky ・Vt ) ・”−(51
)を満足する範囲内で使用されておれば、(50)式お
よび(51)式より遅延時間Tを入力信号の電圧Viで
表わすと、fcpとfvは等しいのでとなる。On the other hand, the voltage of the input signal applied to the input terminal 17 is Vi (volt), the oscillation frequency of the voltage controlled oscillator 14 is fv (hertz), and the voltage controlled oscillator 1 when the voltage Vi of the input signal is zero
When the oscillation frequency of the voltage controlled oscillator 14 is Fo (hertz) and a certain constant series Kv (1/volt), the voltage controlled oscillator 14
However, its oscillation characteristics are fv-po(1+Ky ・Vt) ・”-(51
), then from equations (50) and (51), if the delay time T is expressed by the voltage Vi of the input signal, fcp and fv are equal.
一方発振器11の発振周波数をfs(ヘルツ)とすれば
、発振器11で発生した信号が電荷転送素子12を通過
するこ゛とにより生ずる遅れ位相角φ(ラジアン)は
φ=2π・fs−T ・・・・・・(53)
である。On the other hand, if the oscillation frequency of the oscillator 11 is fs (hertz), the delay phase angle φ (radian) caused by the signal generated by the oscillator 11 passing through the charge transfer element 12 is φ=2π·fs-T... ...(53)
It is.
(52)式及び(53)式より遅れ位相角φを入力信号
の電圧Viで表わすと
となる。From equations (52) and (53), the delayed phase angle φ can be expressed by the voltage Vi of the input signal.
位相比較器16は、出力信号すなわち位相差信号の電圧
をVo(ボルト)、利得をKp(ボルト/ラジアン)、
定電圧をVp(ボルト)とした場合、一般には
Vo=Kp・φ十vp・・・・・・(55)なる位相比
較特性を有する。The phase comparator 16 sets the voltage of the output signal, that is, the phase difference signal, to Vo (volts), the gain to Kp (volts/radian),
When the constant voltage is Vp (volt), it generally has a phase comparison characteristic of Vo=Kp·φ+vp (55).
(54)式および(55)式より出力端子18に発生す
る出力信号すなわちVoを入力信号の電圧Viで表わす
と、となる。From equations (54) and (55), the output signal Vo generated at the output terminal 18, ie, Vo, is expressed by the voltage Vi of the input signal.
(56)式においてf s e Kp”NおよびFoは
各々定数であるから
なる定数Kを(56)式に代入すると、
となり、(58)式と(49)式を比較すると、両者は
明らかに同じ形である。In equation (56), f s e Kp''N and Fo are each constants. Substituting the constant K into equation (56) gives the following equation. Comparing equations (58) and (49), it is clear that both They have the same shape.
従って(58)式中のKを(49)式中のAに、(58
)式中のKVを(49)式中のBに、(58)式中のV
pを(49)式中のCに各々等しく設定することにより
、(49)式で示される演算特性に全く等しい演算特性
を有する正確な演算装置を得ることが出来る。Therefore, K in formula (58) is replaced by A in formula (49), and (58
), KV in the formula (49) is replaced by B in the formula (58), and V in the formula (58) is
By setting p equal to C in equation (49), it is possible to obtain an accurate arithmetic device having arithmetic characteristics exactly equal to those shown in equation (49).
本実施例においては、定数には(57)式からも明らか
な通りFo、N、Kp、fsの内のいづれかを変化させ
ることにより適尚な値に変更することは容易であり、又
、KVも変更することは可能である。In this embodiment, as is clear from equation (57), the constant can be easily changed to an appropriate value by changing any one of Fo, N, Kp, and fs, and KV It is also possible to change.
従って定数に、KVおよびVpの設定次第で(49)式
のA、B及びCに対応する値は変化出来て演算特性を自
由に決定あるいは変更することが可能である。Therefore, depending on the settings of the constants KV and Vp, the values corresponding to A, B, and C in equation (49) can be changed, and the calculation characteristics can be freely determined or changed.
第4図では、横軸は入力電圧Viを、縦軸は出力電圧V
oを表わした場合の上述の定数K及びKVの設定の仕方
による演算特性の相違を示し、
曲線20はKが正の定数でKVも正の定数、曲線19は
Kが正の定数でKvは負の定数、曲線21はKが負の定
数でKVは正の定数、曲線22はKが負の定数でKvも
負の定数、の場合の各々の演算特性である。In Figure 4, the horizontal axis represents the input voltage Vi, and the vertical axis represents the output voltage V.
Curve 20 shows that K is a positive constant and KV is also a positive constant, and curve 19 shows that K is a positive constant and Kv is a positive constant. The curve 21 shows the calculation characteristics when K is a negative constant and KV is a positive constant, and the curve 22 shows the calculation characteristics when K is a negative constant and Kv is also a negative constant.
第4図は定数K及びに■が正の定数であるか負の定数で
あるかによって生ずる相違を示したものであるが、符号
が不変であっても絶対値を変化させることにより演算特
性は当然変更可能である。Figure 4 shows the difference that occurs depending on whether the constants K and 2 are positive or negative constants.Even if the sign remains unchanged, the arithmetic characteristics can be changed by changing the absolute value. Of course it can be changed.
又、Vpの設定の仕方によっても当然演算特性を変更出
来る。Naturally, the calculation characteristics can also be changed depending on how Vp is set.
又、第3図の入力端子17への入力信号として第5図の
くり返し周期が電荷転送素子12の遅延時間に対し十分
大なる波形23で示されるノコギリ波を使用すると波形
25で示される信号が得られる。Furthermore, if a sawtooth wave shown in waveform 23 in FIG. 5 whose repetition period is sufficiently larger than the delay time of charge transfer element 12 is used as an input signal to input terminal 17 in FIG. can get.
第5図においては、横軸は時間tを示し、縦軸は入力信
号の電圧Vi及び出力信号の電圧Voを各々示す。In FIG. 5, the horizontal axis indicates time t, and the vertical axis indicates the voltage Vi of the input signal and the voltage Vo of the output signal, respectively.
波形23の傾斜部24は、時間をt(秒)、P及びQを
定数、傾斜部24の電圧をVl(ボルト)とすると、
V1=P−1+Q ・・・・・・(59)
で示される。The slope portion 24 of the waveform 23 has the following formula: V1=P-1+Q (59) where the time is t (seconds), P and Q are constants, and the voltage of the slope portion 24 is Vl (volts).
It is indicated by.
ところが波形2・3を第3図の入力端子17に印加する
と、出力端子18に現われる波形は第5図の波形25と
なり、波形23における(59)式で示される傾斜部2
4は曲線部26となる。However, when waveforms 2 and 3 are applied to the input terminal 17 in FIG. 3, the waveform appearing at the output terminal 18 becomes waveform 25 in FIG.
4 is a curved portion 26.
曲線部26の電圧をv2(ボルト)は(58)式および
(59)式より明らかにある定数R,SおよびVを用い
ると
で表わされる。The voltage v2 (volts) of the curved portion 26 is clearly expressed by using certain constants R, S, and V from equations (58) and (59).
従って第3図で示した本発明の一実施例の入力信号とし
て、第5図における波形23の様なノコギリ波を使用す
ると、(60)式で表わされる曲線部を有する信号に変
換することが可能である。Therefore, if a sawtooth wave such as waveform 23 in FIG. 5 is used as the input signal of the embodiment of the present invention shown in FIG. It is possible.
なお、本実施例において遅延素子としては電荷転送素子
に限らず、クロック信号の周波数により遅延時間が制御
出来る素子であればよく、又、本実施例における電荷転
送素子とはBBD
(Bucket Brigade Device )、
CCD(Charge Coupled Device
)、コンデンサメモリ等を含む。Note that the delay element in this embodiment is not limited to a charge transfer element, but may be any element whose delay time can be controlled by the frequency of a clock signal, and the charge transfer element in this embodiment is a BBD (Bucket Brigade Device). ,
CCD (Charge Coupled Device)
), capacitor memory, etc.
第6図はBBDの一例を等価回路で示したものである。FIG. 6 shows an example of a BBD using an equivalent circuit.
第6図の27.28,29,30.31はトランジスタ
、32,33,34,35はキャパシタで、各々トラン
ジスタとコレクタ間に接続されている。In FIG. 6, 27, 28, 29, 30, and 31 are transistors, and 32, 33, 34, and 35 are capacitors, each connected between the transistor and the collector.
38および39はクロック信号入力端子、36は信号入
力端子、37は出力端子である。38 and 39 are clock signal input terminals, 36 is a signal input terminal, and 37 is an output terminal.
入力端子36に加わった情報はクロック信号入力端子3
8および39に加わったクロック信号に従って順次キャ
パシタ32から33,34゜35へと転送されて出力端
子37へと伝わる。The information added to the input terminal 36 is input to the clock signal input terminal 3.
According to the clock signals applied to 8 and 39, the signals are sequentially transferred from capacitor 32 to 33, 34.degree. 35, and then transmitted to output terminal 37.
なお、第6図に示した電荷転送素子を駆動するクロック
信号は第7図の波形40および波形41であり、各々ク
ロック信号入力端子38及び39へ加えられる。Note that the clock signals for driving the charge transfer element shown in FIG. 6 have waveforms 40 and 41 in FIG. 7, and are applied to clock signal input terminals 38 and 39, respectively.
第6図はバイポーラトランジスタで構成したBBDを示
したが、FET等で構成されるBBDもある。Although FIG. 6 shows a BBD made up of bipolar transistors, there are also BBDs made up of FETs and the like.
当然のことながら上記のBBDに限らずCODやコンデ
ンサメモリを第3図の電荷転送素子12のかわりに使用
しても全く同様の効果を得ることが出来る。Naturally, the same effect can be obtained by using not only the BBD but also a COD or a capacitor memory in place of the charge transfer element 12 shown in FIG. 3.
又、第3図における発振器11を矩形波発振器に、かつ
電荷転送素子12をシフトレジスタに各容置きかえるこ
とも可能である。It is also possible to replace the oscillator 11 in FIG. 3 with a rectangular wave oscillator and the charge transfer element 12 with a shift register.
すなわち第8図において42は矩形波発振器、43はシ
フトレジスタ、44は位相比較器、45は電圧制御発振
器、46はクロック信号発生器、47は入力端子、48
は出力端子であり、矩形波発振器42でローレベルとバ
イレベルのくり返し信号をシフトレジスタ43に印加し
その出力を位相比較器44に加える。That is, in FIG. 8, 42 is a square wave oscillator, 43 is a shift register, 44 is a phase comparator, 45 is a voltage controlled oscillator, 46 is a clock signal generator, 47 is an input terminal, and 48
is an output terminal, and a rectangular wave oscillator 42 applies a repeated signal of low level and bi level to a shift register 43, and its output is applied to a phase comparator 44.
又、位相比較器44には矩形波発振器42で発振した矩
形波も加えて位相比較し、出力端子48に出力信号を発
生させる。Further, the rectangular wave oscillated by the rectangular wave oscillator 42 is also added to the phase comparator 44 for phase comparison, and an output signal is generated at the output terminal 48.
一方入力端子47に加をった入力信号で電圧制御発振器
45を制御し、クロック信号発生器46でクロック信号
を作成し、シフトレジスタ43にクロック信号を供給す
る。On the other hand, a voltage controlled oscillator 45 is controlled by an input signal applied to an input terminal 47, a clock signal is generated by a clock signal generator 46, and the clock signal is supplied to a shift register 43.
第8図の構成で第3図と同様の効果を得ることが出来る
。With the configuration shown in FIG. 8, the same effect as shown in FIG. 3 can be obtained.
なお、第8図においてシフトレジスタ43の入力側にア
ナログ・デジタル変換器、出力側にデジタル・アナログ
変換器を挿入すれば、アナログ・デジタル変換器への入
力信号はアナログ信号で良いから42で作成する波形は
矩形波にする必要はない。In addition, in FIG. 8, if an analog-to-digital converter is inserted on the input side of the shift register 43 and a digital-to-analog converter is inserted on the output side, the input signal to the analog-to-digital converter can be an analog signal. The waveform to be used does not need to be a rectangular wave.
以上の実施例より明らかな様に、本発明によれば(49
)式で示される特性を有する演算装置が必要な場合(4
9)式で示される演算特性と全く等しい演算特性を有す
る演算装置を作成出来る。As is clear from the above examples, according to the present invention (49
) If you need an arithmetic device with the characteristics shown by the formula (4
9) It is possible to create an arithmetic device having exactly the same arithmetic characteristics as the arithmetic characteristics shown by the formula.
しかも、正確な演算装置を得ることが可能であり、かつ
演算特性を変更するのも容易である。Moreover, it is possible to obtain an accurate arithmetic device, and it is also easy to change the arithmetic characteristics.
第1図は非線形な一演算特性と従来例による演算特性を
示すグラフ、第2図は非線形に近似な演算特性を得るた
めの従来例を示すブロック図、第3図は本発明の一実施
例を示すブロック図、第4図り第3図の構成により得ら
れる演算特性を示すグラフ、第5図はノコギリ波を入力
した場合の入力波形と出力波形図、第6図はBBDの一
例を等節回路で示した回路図、第1図は第6図のBBD
を、駆動するロック信号波形図、第8図はシフトレジス
タを使用した場合の別の実施例を示すブロック図である
。
11・・・・・・発振器、12・・・・・・電荷転送素
子、13・・・・・・F波器、14・・・・・・電圧制
御発振器、15・・・・・・クロック信号発生器、16
・・・・・・位相比較器、17・・・・・・入力端子、
18・・・・・・出力端子、42・・・・・・矩形波発
振器、43・・・・・・シフトレジスタ、44・・・・
・・位相比較器、45・・・・・・電圧制御発振器、4
6・・・・・・クロック信号発生器、47・・・・・・
入力端子、48・・・・・・出力端子。Fig. 1 is a graph showing a nonlinear calculation characteristic and the calculation characteristic according to a conventional example, Fig. 2 is a block diagram showing a conventional example for obtaining calculation characteristics approximate to nonlinearity, and Fig. 3 is an example of an embodiment of the present invention. Figure 4 is a block diagram showing the calculation characteristics obtained by the configuration shown in Figure 3. Figure 5 is an input waveform and output waveform diagram when a sawtooth wave is input. Figure 6 is an example of BBD in equal section. Circuit diagram shown in circuit, Figure 1 is BBD of Figure 6
FIG. 8 is a block diagram showing another embodiment in which a shift register is used. 11... Oscillator, 12... Charge transfer element, 13... F wave generator, 14... Voltage controlled oscillator, 15... Clock signal generator, 16
... Phase comparator, 17 ... Input terminal,
18...Output terminal, 42...Square wave oscillator, 43...Shift register, 44...
... Phase comparator, 45 ... Voltage controlled oscillator, 4
6... Clock signal generator, 47...
Input terminal, 48... Output terminal.
Claims (1)
子またはシフトレジスタと、入力信号により発振周波数
が変化する電圧制御発振器と、この電圧制御発振器の出
力を入力として前記電荷転送素子またはシフトレジスタ
のクロック信号を発生するクロック信号発生回路と、前
記電荷転送素子を通過した信号または前記シフトレジス
タを通過した信号をろ波器で不要成分を除去した信号と
前記発振器で作成した信号とを位相比較する位相比較回
路とを設け、この位相比較回路出力の位相差信号を出力
信号とした演算装置。1. An oscillator, a charge transfer element or shift register that receives the output of this oscillator as input, a voltage controlled oscillator whose oscillation frequency changes depending on an input signal, and a clock of the charge transfer element or shift register that uses the output of this voltage controlled oscillator as input. A clock signal generation circuit that generates a signal, and a phase that compares the phase of the signal that has passed through the charge transfer element or the signal that has passed through the shift register, with unnecessary components removed by a filter, and the signal created by the oscillator. An arithmetic device comprising a comparator circuit and using a phase difference signal output from the phase comparator circuit as an output signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9795675A JPS5929907B2 (en) | 1975-08-11 | 1975-08-11 | computing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9795675A JPS5929907B2 (en) | 1975-08-11 | 1975-08-11 | computing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5221741A JPS5221741A (en) | 1977-02-18 |
JPS5929907B2 true JPS5929907B2 (en) | 1984-07-24 |
Family
ID=14206106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9795675A Expired JPS5929907B2 (en) | 1975-08-11 | 1975-08-11 | computing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5929907B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH08778U (en) * | 1993-04-26 | 1996-05-17 | 月星化成株式会社 | Insole |
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1975
- 1975-08-11 JP JP9795675A patent/JPS5929907B2/en not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08778U (en) * | 1993-04-26 | 1996-05-17 | 月星化成株式会社 | Insole |
Also Published As
Publication number | Publication date |
---|---|
JPS5221741A (en) | 1977-02-18 |
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