JPS5925483B2 - プツシユプル増幅回路 - Google Patents
プツシユプル増幅回路Info
- Publication number
- JPS5925483B2 JPS5925483B2 JP14829577A JP14829577A JPS5925483B2 JP S5925483 B2 JPS5925483 B2 JP S5925483B2 JP 14829577 A JP14829577 A JP 14829577A JP 14829577 A JP14829577 A JP 14829577A JP S5925483 B2 JPS5925483 B2 JP S5925483B2
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- JP
- Japan
- Prior art keywords
- transistor
- output
- resistor
- amplifier circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明はオーディオ機器の出力増幅等に用いられるプッ
シュプル増幅回路に関するものである。
シュプル増幅回路に関するものである。
一般にか＼るプッシュプル増幅回路ハパワーアンプと称
され各種のタイプのものが採用されているが、その基本
となるものはＡ級及びＢ級のコンプリメンタリプッシュ
プル増幅回路である。
され各種のタイプのものが採用されているが、その基本
となるものはＡ級及びＢ級のコンプリメンタリプッシュ
プル増幅回路である。
Ａ級のものは１対の出力トランジスタが常に能動領域で
動作し遮断領域へ移行することがないので、スイッチン
グ歪は発生しない利点があるが、バイアス電流を多（流
す必要があシ、熱損失が太き（なる欠点がある。
動作し遮断領域へ移行することがないので、スイッチン
グ歪は発生しない利点があるが、バイアス電流を多（流
す必要があシ、熱損失が太き（なる欠点がある。
これに対してＢ級のものはＡ級に比べてバイアス電流は
少なく熱損失も少ないが、出力トランジスタが交互に遮
断するためスイッチング歪が発生する。
少なく熱損失も少ないが、出力トランジスタが交互に遮
断するためスイッチング歪が発生する。
本発明はこのような点に鑑み、Ａ級とＢ級のプッシュプ
ル増幅回路における欠点を除去すべ（。
ル増幅回路における欠点を除去すべ（。
熱損失が少ないと共にスイッチング歪のないプッシュプ
ル増幅回路を提供するものである。
ル増幅回路を提供するものである。
この目的のため本発明は、エミッタかそれぞれ抵抗を介
して出力点にて共通接続された第１及び第２の出力トラ
ンジスタを有するものにおいて、それぞれのソースに負
荷抵抗が接続されたＮチャンネルとＰチャンネルのＦＥ
Ｔ’￥有し、このＦＥＴのソースが出力トランジスタの
ベースに接続され各ゲートに与えるバイアスをそれぞれ
略１／２ＩＤｓ ｓの点に設定し、前記ＦＥＴのゲート
に信号入力が印加されたときに第１及び第２の出力トラ
ンジスタのベース間電圧を増大する方向に変化させ、前
記各一方のエミッタ抵抗の端子間電圧の減少を補って名
一方の出力トランジスタの遮断遷移を阻止するようにし
たことを特徴とする。
して出力点にて共通接続された第１及び第２の出力トラ
ンジスタを有するものにおいて、それぞれのソースに負
荷抵抗が接続されたＮチャンネルとＰチャンネルのＦＥ
Ｔ’￥有し、このＦＥＴのソースが出力トランジスタの
ベースに接続され各ゲートに与えるバイアスをそれぞれ
略１／２ＩＤｓ ｓの点に設定し、前記ＦＥＴのゲート
に信号入力が印加されたときに第１及び第２の出力トラ
ンジスタのベース間電圧を増大する方向に変化させ、前
記各一方のエミッタ抵抗の端子間電圧の減少を補って名
一方の出力トランジスタの遮断遷移を阻止するようにし
たことを特徴とする。
以下、図面を参照して本発明の一実施例を具体的に説明
すると、第１図において、コンプリメンタリ出力トラン
ジスタとしてのＮＰＮ）ランジスタ１とＰＮＰ）ランジ
スタ１′のエミッタがそれぞれ抵抗２．２”’￥介して
出力点Ｏに共通接続され、更に負荷３の方へ接続されて
いる。
すると、第１図において、コンプリメンタリ出力トラン
ジスタとしてのＮＰＮ）ランジスタ１とＰＮＰ）ランジ
スタ１′のエミッタがそれぞれ抵抗２．２”’￥介して
出力点Ｏに共通接続され、更に負荷３の方へ接続されて
いる。
トランジスタ１．１′のベースはコンプリメンタリＦＥ
ＴとしてのＮチャンネルＦＥＴ４とＰチャンネルＦＥＴ
４’のソースにそれぞれ接続され、これらのＦＥＴ４
゜４′のソースと電源との間に抵抗５，５′がそれぞれ
接続される。
ＴとしてのＮチャンネルＦＥＴ４とＰチャンネルＦＥＴ
４’のソースにそれぞれ接続され、これらのＦＥＴ４
゜４′のソースと電源との間に抵抗５，５′がそれぞれ
接続される。
ＦＥＴ４．４’の両ゲート間にはトランジスタ１，１′
にバイアス電流を流すためのバイアス回路６の抵抗７が
接続され、この抵抗７は定電流源８によシハイアス電流
が供給されている。
にバイアス電流を流すためのバイアス回路６の抵抗７が
接続され、この抵抗７は定電流源８によシハイアス電流
が供給されている。
また更にバイアス回路６には人力トランジスタ９が接続
されておシ、そのトランジスタ９のベースに入力点Ｓか
らの信号が印加されることにょシ。
されておシ、そのトランジスタ９のベースに入力点Ｓか
らの信号が印加されることにょシ。
その信号はＦＥＴ４，４’を介してトランジスタ１゜１
′に印加され、該トランジスタ１，１′によりプッシュ
プル増幅され″ｃ１負荷３を駆動するようになつ℃いる
。
′に印加され、該トランジスタ１，１′によりプッシュ
プル増幅され″ｃ１負荷３を駆動するようになつ℃いる
。
次いで第２図と第３図を用いて第１図のプッシュプル増
幅回路の動作を説明すると、先ず無信号状態ではＦＥＴ
４． イの動作点か共に第２図のＡ点、即ちドレイン
電流が０．５ＩＤｓｓとなる点に設定する。
幅回路の動作を説明すると、先ず無信号状態ではＦＥＴ
４． イの動作点か共に第２図のＡ点、即ちドレイン
電流が０．５ＩＤｓｓとなる点に設定する。
ＦＥＴは２乗特性を有しているため。このときのゲート
・ソース間電圧ＶＧＳは、０．２９Ｖｐとなる。
・ソース間電圧ＶＧＳは、０．２９Ｖｐとなる。
そして人力信号条件により出力点Ｏが正側に振れたとき
抵抗２の両端の電圧”寵、は増加し、抵抗２′の両端の
電圧ＶＥ２は減少する。
抵抗２の両端の電圧”寵、は増加し、抵抗２′の両端の
電圧ＶＥ２は減少する。
このときＦＥＴ４のソースと抵抗５の接続点Ｐも正側に
振れるため、抵抗５に流れる電流が増加し、ＦＥＴ４の
ドレイン電流も増加する。
振れるため、抵抗５に流れる電流が増加し、ＦＥＴ４の
ドレイン電流も増加する。
−万ＦＥＴ４’のソースと抵抗５′の接続点Ｖも正側に
振れるため、抵抗５′に流れる電流は減少しＦＥＴ ４
’のドレイン電流も減少する。
振れるため、抵抗５′に流れる電流は減少しＦＥＴ ４
’のドレイン電流も減少する。
このときＦＥＴ４の動作点は第２図のＡ点からＢ点に移
行してゲート・ソース間電圧が０．２９ Ｖ ｐ カら
Ｏ，１３Ｖｐに変化するが、ＦＥＴ４′の動作点は第２
図のＡ点から０点に移行してゲート・ソース間電圧が０
．２９Ｖｐから０．５ Ｖ ｐに変化する。
行してゲート・ソース間電圧が０．２９ Ｖ ｐ カら
Ｏ，１３Ｖｐに変化するが、ＦＥＴ４′の動作点は第２
図のＡ点から０点に移行してゲート・ソース間電圧が０
．２９Ｖｐから０．５ Ｖ ｐに変化する。
そこでＦＥＴ４，４’のソース間電圧。即ち、トランジ
スタ１，１′のベース間’に圧ＶＢＢはＦＥＴ４のゲー
ト・ソース間電圧の変化量０．１６ＶｐとＥＦＴ ４’
のゲート・ソース間電圧の変化量０．２１Ｖｐとの差の
０．０５Ｖｐだけ変化し、この変化はトランジスタ１，
１′のベース間電圧ＶＢＢが増える方向となる。
スタ１，１′のベース間’に圧ＶＢＢはＦＥＴ４のゲー
ト・ソース間電圧の変化量０．１６ＶｐとＥＦＴ ４’
のゲート・ソース間電圧の変化量０．２１Ｖｐとの差の
０．０５Ｖｐだけ変化し、この変化はトランジスタ１，
１′のベース間電圧ＶＢＢが増える方向となる。
これは、抵抗１０両端の電圧ｖ０２の減少を補う方向で
あシ、この結果トランジスタ１′の遮断遷移を阻止する
ことが可能になる。
あシ、この結果トランジスタ１′の遮断遷移を阻止する
ことが可能になる。
これに対して入力信号条件によシ出力点０が負側に振れ
た場合には、同様にしてＦＥＴ４゜４′のベース間層上
ＶＢＢが増加し、トランジスタ１の遮断遷移が阻止され
る。
た場合には、同様にしてＦＥＴ４゜４′のベース間層上
ＶＢＢが増加し、トランジスタ１の遮断遷移が阻止され
る。
同第３図においてはＤは出力電圧波形を示し、ＥはＦＥ
Ｔ４．４’のソース間電圧、即ちトランジスタ１，１′
のベース間電圧ｖＢＢの波形を示している。
Ｔ４．４’のソース間電圧、即ちトランジスタ１，１′
のベース間電圧ｖＢＢの波形を示している。
従って第４図に示すように、トランジスタ１の電流ａと
トランジスタ１′お電流ａ′は零となることはな（常に
能動領域にて動作させることができ、且つ無信号時のア
イドル電流はＡ級の増幅回路に比して充分小さくするこ
とが可能である。
トランジスタ１′お電流ａ′は零となることはな（常に
能動領域にて動作させることができ、且つ無信号時のア
イドル電流はＡ級の増幅回路に比して充分小さくするこ
とが可能である。
尚図中破線す、ｂ’は従来のＢ級のプッシュプル増幅回
路の電流波形を示し、ＣＴＣ’は無信号時のアイドル電
流波形である。
路の電流波形を示し、ＣＴＣ’は無信号時のアイドル電
流波形である。
このように本発明によると、出力トランジスタ１．１′
は常に能動領域で動作し遮断領域へ移行することがない
ので、Ｂ級の増幅回路におけるようなスイッチング歪は
発生しない。
は常に能動領域で動作し遮断領域へ移行することがない
ので、Ｂ級の増幅回路におけるようなスイッチング歪は
発生しない。
またバイアス電流を多（流す必要がないため、Ａ級の増
幅回路に比へて熱損失を小さくすることができる。
幅回路に比へて熱損失を小さくすることができる。
第１図は本発明によるプッシュプル増幅回路の一実施例
を示す回路図、第２図はＦＥＴの動作特性図、第３図は
出力電圧波形と出力トランジスタベース間電圧波形の図
、第４図は出力トランジスタの電流波形図である。
を示す回路図、第２図はＦＥＴの動作特性図、第３図は
出力電圧波形と出力トランジスタベース間電圧波形の図
、第４図は出力トランジスタの電流波形図である。
Claims (1)
- １ エミッタがそれぞれ抵抗を介して出力点にて共通接
続された第１及び第２の出力トランジスタを有するもの
において、それぞれのソースに負荷抵抗が接続されたＮ
チャンネルとＰチャンネルのＦＥＴを有し、該ＦＥＴの
ソースが前記出力トランジスタのベースに接続され各ゲ
ートに与えるバイアスをそれぞれ略１／２・ＩＤ５ｓの
点に対応するゲートバイアス電圧に設定しくＩＤ５ｓは
ゲートバイアスがゼロのときのドレイン電流）、前記Ｆ
ＥＴのゲートに信号人力が印加されたときに第１及び第
２の出力トランジスタのベース間ｔＥＥＥを増大する方
向に変化させ、前記各一方のエミッタ抵抗の端子間電圧
の減少を補って各一方の出力トランジスタの遮断遷移を
阻止するようにしたことを特徴とするプッシュプル増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14829577A JPS5925483B2 (ja) | 1977-12-09 | 1977-12-09 | プツシユプル増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14829577A JPS5925483B2 (ja) | 1977-12-09 | 1977-12-09 | プツシユプル増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5480658A JPS5480658A (en) | 1979-06-27 |
| JPS5925483B2 true JPS5925483B2 (ja) | 1984-06-18 |
Family
ID=15449574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14829577A Expired JPS5925483B2 (ja) | 1977-12-09 | 1977-12-09 | プツシユプル増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925483B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9210392B2 (en) | 2012-05-01 | 2015-12-08 | Pelican Imaging Coporation | Camera modules patterned with pi filter groups |
| US9214013B2 (en) | 2012-09-14 | 2015-12-15 | Pelican Imaging Corporation | Systems and methods for correcting user identified artifacts in light field images |
| US9235900B2 (en) | 2012-08-21 | 2016-01-12 | Pelican Imaging Corporation | Systems and methods for estimating depth and visibility from a reference viewpoint for pixels in a set of images captured from different viewpoints |
| US9712759B2 (en) | 2008-05-20 | 2017-07-18 | Fotonation Cayman Limited | Systems and methods for generating depth maps using a camera arrays incorporating monochrome and color cameras |
-
1977
- 1977-12-09 JP JP14829577A patent/JPS5925483B2/ja not_active Expired
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9712759B2 (en) | 2008-05-20 | 2017-07-18 | Fotonation Cayman Limited | Systems and methods for generating depth maps using a camera arrays incorporating monochrome and color cameras |
| US9210392B2 (en) | 2012-05-01 | 2015-12-08 | Pelican Imaging Coporation | Camera modules patterned with pi filter groups |
| US9706132B2 (en) | 2012-05-01 | 2017-07-11 | Fotonation Cayman Limited | Camera modules patterned with pi filter groups |
| US9235900B2 (en) | 2012-08-21 | 2016-01-12 | Pelican Imaging Corporation | Systems and methods for estimating depth and visibility from a reference viewpoint for pixels in a set of images captured from different viewpoints |
| US9214013B2 (en) | 2012-09-14 | 2015-12-15 | Pelican Imaging Corporation | Systems and methods for correcting user identified artifacts in light field images |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5480658A (en) | 1979-06-27 |
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