JPS6049366B2 - プッシュプル増幅器 - Google Patents
プッシュプル増幅器Info
- Publication number
- JPS6049366B2 JPS6049366B2 JP2181079A JP2181079A JPS6049366B2 JP S6049366 B2 JPS6049366 B2 JP S6049366B2 JP 2181079 A JP2181079 A JP 2181079A JP 2181079 A JP2181079 A JP 2181079A JP S6049366 B2 JPS6049366 B2 JP S6049366B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- field effect
- voltage
- drain
- base
- Prior art date
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- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 8
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は初段に異極性の電界効果トランジスタ（以下
ＦＥＴと称呼する）を用いた全段プッシュプル構成の増
幅器に関するものである。
ＦＥＴと称呼する）を用いた全段プッシュプル構成の増
幅器に関するものである。
この種のプッシュプル増幅器は増幅回路の相補対称性に
よつて回路内で発生する歪成分等が相殺され、その結果
低歪の増幅器を得ることができるという特徴を有してい
る。
よつて回路内で発生する歪成分等が相殺され、その結果
低歪の増幅器を得ることができるという特徴を有してい
る。
しかしながら初段にＦＥＴを用いた場合においてＦＥＴ
（７）ＩＤ、Ｏのばらつきによつて、そのＦＥＴの出力
点に直結される２段目以降の能動素子の動作点にばらつ
きが生じ、そのためにプッシュプル回路の上下の動作電
流が異なつて出力オフセット電圧を一定にすることが困
難になるという不都合を有している。
（７）ＩＤ、Ｏのばらつきによつて、そのＦＥＴの出力
点に直結される２段目以降の能動素子の動作点にばらつ
きが生じ、そのためにプッシュプル回路の上下の動作電
流が異なつて出力オフセット電圧を一定にすることが困
難になるという不都合を有している。
従つて従来においてはそれぞれのＦＥＴのドレインと電
源間に可変抵抗器を挿入してＩＤｓｓのばらつきによる
動作点の変動を調整するように考慮されている。
源間に可変抵抗器を挿入してＩＤｓｓのばらつきによる
動作点の変動を調整するように考慮されている。
しかるに上記した従来のものにおいては初段ＦＥＴは抵
抗負荷となるために、増幅器の裸利得が制限されるとい
う不都合が生じ、例えばイコライザーアンプ等のような
高利得を必要とする増幅器にはこれを利用することが困
難である。
抗負荷となるために、増幅器の裸利得が制限されるとい
う不都合が生じ、例えばイコライザーアンプ等のような
高利得を必要とする増幅器にはこれを利用することが困
難である。
この発明は初段ＦＥＴの負荷として定電流回路を接続し
て増幅器の利得を上昇させるとともに、この定電流回路
を構成するバイポーラトランジスタのベース・エミッタ
接合電圧を含む定電圧源によつて上記ＦＥＴのドレイン
電圧を一定に保持し、ＦＥＴのはらつきによつて生ずる
上記したような不都合の発生を防止できる増幅器を提供
しよ’うとするものであり、以下図示例に基づいて説明
する。
て増幅器の利得を上昇させるとともに、この定電流回路
を構成するバイポーラトランジスタのベース・エミッタ
接合電圧を含む定電圧源によつて上記ＦＥＴのドレイン
電圧を一定に保持し、ＦＥＴのはらつきによつて生ずる
上記したような不都合の発生を防止できる増幅器を提供
しよ’うとするものであり、以下図示例に基づいて説明
する。
すなわち図においてＱ１およびＱ２はそれぞれのゲート
が互に結合されて入力端ＩＮに接続され、それぞれのソ
ースが互に結合されたＮチヤン、ネルおよびＰチャンネ
ルのＦＥＴであり、ＮチャンネルＦＥＴＱＩのドレイン
は定電流回路を構成するバイポーラトランジスタＱ３と
ダイオードＤ１を介して正電源＋Ｂに、又Ｐチャンネル
ＦＥＴＱ２のドレインは定電流回路を構成するバイポー
ラトランジスタＱ４とダイオードＤ２を介して負電源一
Ｂにそれぞれ接続されている。
が互に結合されて入力端ＩＮに接続され、それぞれのソ
ースが互に結合されたＮチヤン、ネルおよびＰチャンネ
ルのＦＥＴであり、ＮチャンネルＦＥＴＱＩのドレイン
は定電流回路を構成するバイポーラトランジスタＱ３と
ダイオードＤ１を介して正電源＋Ｂに、又Ｐチャンネル
ＦＥＴＱ２のドレインは定電流回路を構成するバイポー
ラトランジスタＱ４とダイオードＤ２を介して負電源一
Ｂにそれぞれ接続されている。
上記ＮチャンネルＦＥＴＱｌのドレインはＰＮＰ型バイ
ポーラトランジスタＱ５のベースに、又ＰチャンネルＦ
ＥＴＱ２のドレインはＮＰＮ型バイポーラトランジスタ
Ｑ６のベースにそれぞれ接続され、さらに各トランジス
タＱ５，Ｑ６のコレクタはＮＰＮおよびＰＮＰ型の出力
トランジスタＱ７，Ｑ８に直結され、それぞれのエミッ
タ抵抗Ｒｌ，Ｒ２を介して出力端０ＵＴに出力信号をも
たらすように構成されている。
ポーラトランジスタＱ５のベースに、又ＰチャンネルＦ
ＥＴＱ２のドレインはＮＰＮ型バイポーラトランジスタ
Ｑ６のベースにそれぞれ接続され、さらに各トランジス
タＱ５，Ｑ６のコレクタはＮＰＮおよびＰＮＰ型の出力
トランジスタＱ７，Ｑ８に直結され、それぞれのエミッ
タ抵抗Ｒｌ，Ｒ２を介して出力端０ＵＴに出力信号をも
たらすように構成されている。
なおトランジスタＱ５およびＱ６のそれぞれのコレクタ
間に接続されたダイオードＤ３と抵抗Ｒ３の直列回路は
プッシュプル出力段のアイドル電流を決定するための周
知のバイアス回路であり、又出力端０ＵＴとＦＥＴのソ
ースとの間に結合された抵抗Ｒ４および該ソースとアー
ス間に接続された抵抗Ｒ５は負帰還回路を構成するもの
である。次にトランジスタＱ９，ＱｌＯは互にベースが
接続され、且つ一方のトランジスタＱｌＯのベース・コ
レクタ間が短絡されることによりカレントミラー回路を
構成すると共に互に定電流回路を構成している。
間に接続されたダイオードＤ３と抵抗Ｒ３の直列回路は
プッシュプル出力段のアイドル電流を決定するための周
知のバイアス回路であり、又出力端０ＵＴとＦＥＴのソ
ースとの間に結合された抵抗Ｒ４および該ソースとアー
ス間に接続された抵抗Ｒ５は負帰還回路を構成するもの
である。次にトランジスタＱ９，ＱｌＯは互にベースが
接続され、且つ一方のトランジスタＱｌＯのベース・コ
レクタ間が短絡されることによりカレントミラー回路を
構成すると共に互に定電流回路を構成している。
又同様にトランジスタＱｌｌ，Ｑｌ２も互にベースが接
続され、且つ一方のトランジ．スタＱｌ２のベース・コ
レクタ間が短絡されることによりカレントミラー回路を
構成すると共に互に定電流回路を構成している。そして
トランジスタＱｌＯおよびＱｌ２のコレクタは共に抵抗
Ｒ６，Ｒ７を介して出力端０ＵＴに結合されてお．り、
さらにトランジスタＱ９とトランジスタＱｌｌは共に上
記トランジスタＱ５，Ｑ６に対してカスコード接続され
ている。なお正電源＋ＢとトランジスタＱ３のベース間
に接続された抵抗Ｒ８と、トランジスタＱ３のべ３ース
とトランジスタＱ５のエミッタ間に接続された抵抗Ｒ９
とは定電圧源の一部を構成するものであり、同様に負電
源−ＢとトランジスタＱ４のベース間に接続された抵抗
ＲｌＯと、トランジスタＱ４のベースとトランジスタＱ
６のエミッタ間に４．接続された抵抗Ｒｌｌとは定電圧
源の一部を構成するものである。
続され、且つ一方のトランジ．スタＱｌ２のベース・コ
レクタ間が短絡されることによりカレントミラー回路を
構成すると共に互に定電流回路を構成している。そして
トランジスタＱｌＯおよびＱｌ２のコレクタは共に抵抗
Ｒ６，Ｒ７を介して出力端０ＵＴに結合されてお．り、
さらにトランジスタＱ９とトランジスタＱｌｌは共に上
記トランジスタＱ５，Ｑ６に対してカスコード接続され
ている。なお正電源＋ＢとトランジスタＱ３のベース間
に接続された抵抗Ｒ８と、トランジスタＱ３のべ３ース
とトランジスタＱ５のエミッタ間に接続された抵抗Ｒ９
とは定電圧源の一部を構成するものであり、同様に負電
源−ＢとトランジスタＱ４のベース間に接続された抵抗
ＲｌＯと、トランジスタＱ４のベースとトランジスタＱ
６のエミッタ間に４．接続された抵抗Ｒｌｌとは定電圧
源の一部を構成するものである。
すなわち抵抗Ｒ８の両端にはダイオードＤ１の順方向降
下電圧ＶｆとトランジスタＱ３のベース・エミッタ間電
圧ＶＢＩＣの和の電圧が印加されることになる。
下電圧ＶｆとトランジスタＱ３のベース・エミッタ間電
圧ＶＢＩＣの和の電圧が印加されることになる。
ここでトランジスタＱ３とＱ５とで直流負帰還ループが
構成されており、抵抗Ｒ９の両端にはＲ９／Ｒ８×（■
ｆ＋■ＢＥ）の定電圧が生ずることになる。又トランジ
スタＱ５においてもベース・エミッタ間に■Ｉ３ｌＥｌ
の電圧が生ずるため、結果として、ＦＥＴＱｌのドレイ
ン電圧は＋Ｂ−（（Ｖｆ＋Ｖ８Ｏ）＋Ｒ９／Ｒ８（■ｆ
＋Ｖｌ３Ｅ）＋■ＢＥ）の電圧が印加されることになる
。ここでＶｆ＜１５ＶＢＥは共に略０．６Ｖであり、従
つてＦＥＴＱｌのドレイン電圧は＋Ｂ−（１．８＋１．
２×Ｒ９／Ｒ８）で表わすことが出来る。
構成されており、抵抗Ｒ９の両端にはＲ９／Ｒ８×（■
ｆ＋■ＢＥ）の定電圧が生ずることになる。又トランジ
スタＱ５においてもベース・エミッタ間に■Ｉ３ｌＥｌ
の電圧が生ずるため、結果として、ＦＥＴＱｌのドレイ
ン電圧は＋Ｂ−（（Ｖｆ＋Ｖ８Ｏ）＋Ｒ９／Ｒ８（■ｆ
＋Ｖｌ３Ｅ）＋■ＢＥ）の電圧が印加されることになる
。ここでＶｆ＜１５ＶＢＥは共に略０．６Ｖであり、従
つてＦＥＴＱｌのドレイン電圧は＋Ｂ−（１．８＋１．
２×Ｒ９／Ｒ８）で表わすことが出来る。
同様にＦＥＴＱ２のドレイン電圧も−Ｂ＋（１．８＋１
．２×ＲｌＯ／Ｒ９）で表わすことができる。
．２×ＲｌＯ／Ｒ９）で表わすことができる。
以上の構成において入力端１Ｎに信号が印加されると、
その入力信号はＦＥＴＱｌ，Ｑ２とトランジスタＱ５，
Ｑ６および出力トランジスタＱ７，Ｑ８から成るプッシ
ュプル増幅回路により増幅され、出力端０頃゛にもたら
される。一方出力端“０ＵＴにはカレントミラー回路の
一部を構成するトランジスタＱｌＯ，Ｑｌ２のコレクタ
が抵抗Ｒ６，Ｒ７を介して接続されているため、出力端
のオフセット電圧が例えば正方向に移動したと仮定する
とトランジスタＱｌＯのコレクタ電流はトランジスタＱ
ｌ２のコレクタ電流に比較して小になり、従つてトラン
ジスタＱ９のコレクタ電流もトランジスタＱｌｌのコレ
クタ電流に比較して小になる。この結果トランジスタＱ
７のベース電位は下降し、出力端０ＵＴのオフセット電
圧も下降されることになる。従つて出力オフセット電圧
は略アース電位に落ちつくことになる。又、仮に出力端
のオフセット電圧が負方向に移動した場合には上述と逆
の作用により出力オフセット電圧は上昇され、その結果
出力オフセット電圧は略アース電位に落ちつくことにな
る。
その入力信号はＦＥＴＱｌ，Ｑ２とトランジスタＱ５，
Ｑ６および出力トランジスタＱ７，Ｑ８から成るプッシ
ュプル増幅回路により増幅され、出力端０頃゛にもたら
される。一方出力端“０ＵＴにはカレントミラー回路の
一部を構成するトランジスタＱｌＯ，Ｑｌ２のコレクタ
が抵抗Ｒ６，Ｒ７を介して接続されているため、出力端
のオフセット電圧が例えば正方向に移動したと仮定する
とトランジスタＱｌＯのコレクタ電流はトランジスタＱ
ｌ２のコレクタ電流に比較して小になり、従つてトラン
ジスタＱ９のコレクタ電流もトランジスタＱｌｌのコレ
クタ電流に比較して小になる。この結果トランジスタＱ
７のベース電位は下降し、出力端０ＵＴのオフセット電
圧も下降されることになる。従つて出力オフセット電圧
は略アース電位に落ちつくことになる。又、仮に出力端
のオフセット電圧が負方向に移動した場合には上述と逆
の作用により出力オフセット電圧は上昇され、その結果
出力オフセット電圧は略アース電位に落ちつくことにな
る。
又初段ＦＥＴＱｌ，Ｑ２のそれぞれのドレイン電圧は先
に説明した作用によつて正負の電源＋Ｂ、−Ｂを基準に
して一定に保持され、ドレイン電圧は安定化される。
に説明した作用によつて正負の電源＋Ｂ、−Ｂを基準に
して一定に保持され、ドレイン電圧は安定化される。
この発明は以上のようにＦＥＴの負荷として定電流回路
を用いているので、裸利得が大きくとることが可能であ
り、又ＦＥＴの負荷として定電流回路を用いているにも
かかわらずドレイン電圧を安定にすることができるとい
う特徴を有している。
を用いているので、裸利得が大きくとることが可能であ
り、又ＦＥＴの負荷として定電流回路を用いているにも
かかわらずドレイン電圧を安定にすることができるとい
う特徴を有している。
【図面の簡単な説明】
図面はこの発明の一実施例を示した結線図であＱｌ，Ｑ
２・・・・・・電界効果トランジスタ、Ｑ３〜Ｑｌ２・
・・・・・バイポーラトランジスタ。
２・・・・・・電界効果トランジスタ、Ｑ３〜Ｑｌ２・
・・・・・バイポーラトランジスタ。
Claims (1)
- １ 異極性の電界効果トランジスタを初段に用い、それ
ぞれの電界効果トランジスタの各ゲートに同一入力信号
を加え、その電界効果トランジスタの出力をプッシュプ
ル増幅して出力端にもたらすようにしたものにおいて、
上記電界効果トランジスタのドレインと電源との間にバ
イポーラトランジスタによる定電流回路をそれぞれ設け
、このバイポーラトランジスタのベース・エミッタ間電
圧と、上記電界効果トランジスタのドレインにそのベー
スが直結されたプッシュプル増幅用のバイポーラトラン
ジスタのベース・エミッタ間電圧とを含んだ定電圧源に
よつて上記電界効果トランジスタのそれぞれのドレイン
電圧を一定に保持するようにしたことを特徴とするプッ
シュプル増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181079A JPS6049366B2 (ja) | 1979-02-28 | 1979-02-28 | プッシュプル増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181079A JPS6049366B2 (ja) | 1979-02-28 | 1979-02-28 | プッシュプル増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55115708A JPS55115708A (en) | 1980-09-05 |
| JPS6049366B2 true JPS6049366B2 (ja) | 1985-11-01 |
Family
ID=12065403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181079A Expired JPS6049366B2 (ja) | 1979-02-28 | 1979-02-28 | プッシュプル増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049366B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187782U (ja) * | 1987-05-26 | 1988-12-01 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4594558A (en) * | 1985-04-12 | 1986-06-10 | Genrad, Inc. | High-switching-speed d.c. amplifier with input-offset current compensation |
| US6166603A (en) * | 1998-12-02 | 2000-12-26 | Maxim Integrated Products, Inc. | Class-ab output stages with improved distortion performance |
-
1979
- 1979-02-28 JP JP2181079A patent/JPS6049366B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187782U (ja) * | 1987-05-26 | 1988-12-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55115708A (en) | 1980-09-05 |
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