JPS5923971A - デジタルテレビジヨン受像機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ペースバンドのビデオ信号処理をデジタル的
に行うデジタルテし・ビノヨン受像機に係り、特に安定
かつ高精度な水平同期再生を可能としたデジタルテレビ
ジョン受像機に関する。

〔発明の技術的背景とその問題点〕

従来、テレビジョン受像機での信号処理は全てアナログ
信号処理により行われているが、特にビデオ段以降のア
ナログ信号処理については以下のような改善すべき問題
点があった。即ち、性能的にはアナログ信号処理の一般
的な弱点とされている時間軸上の処理性能に起因する問
題であυ、具体的にはクロスカラー・ドツト妨害として
画面に現れる輝度信号・色度信号分離性能、各種画質改
善性能、同期性能等である。一力、コスト而および製作
上の問題としては、回路をｒｃ化しても外付は部品，調
整個所が多いということである。

このような問題を〜イ決するため、ビデオ段以降の色信
号復調に到る信号処理を全デジタル化することが倹約さ
れているλこのようないわゆるデジタルテレビジョン受
師機にお馬いては、水平周期再生をいかに安定に１かっ
精度よく行うかが一つの大きな課題となっている。

〔発明の目的〕

本発明の目的は、高安定，高精度な水平同期再生が可能
で高品位な画像が得られるデジタルテレビジョン受曽機
を提供することである。

〔発明の仮装〕

本発明は、ｒノタルビデオ信号から水平同期信号を検出
し、その検出信号の平均的な水平周１４Ｉ］匝とこれに
対する補正値とを求め、平均的な水平周期値と水平位相
検出回路からの信号に基いて所定基準クロックの周期で
定まる精度の第１の水平同期再生信号を生成し、さらに
これを」二配補正値に従ってより高精度に補正すること
によって、水平ドライブイ菖号となる第２の水平同期［
ｑ生信号を得るようにしたものである。

即し、本発明はデジタルビデオ１６号から水平同期信号
を検出する手段と、この手段により得られる水平同期信
号の連続した複数周期分の水平周期値を所定の基準クロ
ック周期の精度のデジタル値として記憶する第１の水平
周Ｊリ１メモリ回路と、このメモリ回路内の各周期値の
差が所定値以内にあるか否かを判定する判定回路と、と
の判定回路の出力によυ制御され前記第１の水平周期メ
モリ回路からの複数周期分の水平周期値を平均化した水
平周期値とこれに対する補正値とを出力する第２の水平
周ＪＩＩＩＪメモリ回路と、前記水平同期検出ｉＭ−Ｗ
と水平フライバンク信号との位相を比較検出Ｊ−ろ水平
位相検出回路と、この水平位，ｔｌ　；演出回路の出力
と前記第２の水平周期メモリ回路からの平均ｆヒされた
水平周期値とに基き＝■記基準クロック周期の精度の第
１の水平同期再生ｖ号を再生するとともに、この第１の
水平周４１．１１古生信号を前ＭＬ第２の水平同期メモ
リ回路からのＦ１１１正値に従っ又前記基準クロック周
期以下の４６゛度で補正した第２の水平同期Ｐ〕生伯信
号水平ドライブ信号として出力する水平同期（１生回路
とを備えだことを４￥徴としている。

し発明の効果〕 本Ｉラ明によれば、水平同期検出信号の周期の平均的な
１直に丞いて水平同期両生が行なわれるため、安定な水
平周期再生が可能である。

また、デジタル信号処理の場合、消１常は基準クロック
（ビプ″第１ｄ号をデジタル化する際に用いるサンプリ
ングクロックと同一クロック）の周期で水平周期再生信
号の時間精度が決ってしまうが、本発明によればこれを
基準クロック周期以下の４１ｖ度にまで上げることが可
能である。

従って、基準クロック周波数と水平周波数とが整数倍・
り関係にないようなビデオ信号人力に対し尤も、いわゆ
るギヤ成分のない高品位な画像を得ることができる。

〔発明の実施例〕

第１図に本発明の一実施例に係るデジタルＴＶ受像機の
要部のブロック図を示す。

図において、交流的に結合されているアナログビデオ信
号１は、バッファ回路２に入力される。バッファ回路２
の出力３は、１竹域制限のだめのローパスフィルタ（Ｌ
ＰＦ　）　４に導かれる。

ＬＰＦ　４のカットオフ周波数は本システムをＮＴＳＣ
。

ＰＡＬで共用するため５．５　ＭＨｚ、になっている。

帯域制限されたビデオ信号出カフは、バッファアン７０
回路８に導かれる。２７７７７７１回ｈｄ８はアナログ
ビデオ信号１が”　ｐ−ｐで入力された時に、後段のＡ
／Ｄコンバータ（ＡＤＣ）ＩＯの人力１．（号９がほぼ
２Ｖｐ−ｐとなるように調整されている。ＡＤＣＩ　Ｏ
は入力信号９をサンプリングクロック（φ５）１２でサ
ンプリングし、例えば８ビツトに量子化して出力する。

ザングリングロック（φ５）１２の周波数ｆ８ば ｆｓ＝４ｆ８ｃ（ｆｓｃ　；カラーサブキャリア周波数
）である。

φｓ１２はデジタル回路部６１に導かれる。

φ８１２に同期した８ビツトのデノタル化されたビデオ
何月１１（以下ＤＶＳ信号という）も又同様にデジタル
回路部６ノに２．惰かれる。デジタル回路部６ノ内のブ
ロックは全てデジタル回路で構成されている。ＤＶＳ　
１ｉ４号１１は同期検出・タイミング発生回路２７に導
かれる。同期検出・タイミング発生回路２７はＩ）ＶＳ
信号１．１から同期パルスを検出し、その同期パルス検
出信号に従って各種のタイミング信号２８，２９，３０
゜、？　Ｚ　、　３２を発生する。

ペデスタルクランプ回路１９←Ｌビデオ信号１の直流再
生のだめの回路であり、タイミング信号３２によυＤＶ
Ｓ　１８号１１のベデスクルレベルを検出し、波デスタ
ルレベルか新星の値になるようなｔｌｉｌｌ　１ｆＲＩ
　ＩＷＷ２Ｏ３出力する。フランジ回路１９の出力２０
はＤ／Ａコンバータ（＋）ＡＣ）　２１に傅かれ、アナ
ログ信号に変１具される。ＤＡＣ２１の出力２２ｅ」、
抵抗を経て・ぐッファアンプ回路８の入力にフランジ用
電圧として重畳され、そのＤＣレベルを制御する。

タイミング信号３ノはＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅ
ｄＬ　ｏ　ｏ　ｐ）制御回路２３に必要なタイミング信
号である。ＰＬＬ制御回路２３はサンプリングクロック
（φ５）１２０周波数及び位相を制御するだめの回路で
ある。即ち、ＡＤＣ１０〜同期検出・タイミング発生回
路２７〜ＰＬＬ制御回路２３〜ＤＡＣ１６〜ＶＣＸＯ１
３〜ＡＤＣ１０のループでＰＩ、Ｉ。

回路を形成している。本実施例では基本的にはＮＴＳＣ
入力の場合φ５１２０位４目の１つが■軸に一致するよ
うに、ＰＡＬ入力の場合、Ｕ輔に一致するようにＰＬＬ
がかかるようになっている。

ＮＴＳＣ、ＰＡＬ入力の切換情報は信号１５（以下ＮＴ
ＳＣ／ＰＡＬ切換信号という）より得られる。ＰＩ、Ｉ
、制御回路２３のｉ同調ｊ信号出力２４はＤＡ、Ｃ７６
に導かれ、アナログ信号１４に変換される。このアナロ
グ制御１１号１４は出、圧ｆｉｔ！Ｉ　ｊＩＩｌｌ型水
晶発振器（ＶＣＸＯ）　１３に／、すかれ、これにより
ＶＣＸＯＩ　、？の出力にサンプリングクロックφｓ１
２を得る。

ＶＣＸＯＩ　、？の水晶発振子はＮＴＳＣ／ＦＡＩ、切
換信号１５によって切換えられ、所定のφＳが得られる
ようになっている。なお、本実）ＩｒＵ例のＰＬＬ制呻
制御テムの原理的な実施例については米国１時許第４２
９１３３２号明細掛に述べられている。

１Ｂ１図でコントロールデータＩ７はデジタルＴ　Ｖ受
１オ機のコントロールを行うデノクルデータであり、例
えばリモコン受１８回路（図示せず）から１４ｆられる
。コントロールデータ１７はデコーダ４７によシブコー
ドされ、各部のコントロールを行う。このデコードされ
たコントロール信号は、色飽和度およびコントラスト・
プライトコントロールＭ号４Ｂと色相コントロール信号
４９とから々っている。色相コントロール信号４９　ｉ
ｊ　ＰＬＬ制御回路２３を介してサンプリングクロック
φ８１２°の位相を変えることによシ、色相をコントロ
ールする。ＰＬＬ制御回路２３（ては又、水平フライバ
ック信号（以下ｆＨＦＢ信号と酊う）１８が入力されて
お、９、ＰＡＬ入力入力層知のパルアイデント（ＰＡＬ
　Ｉｄｅｎｔ）信号（以下ＰＩＤ信号とぼう）２５を発
生する。

同期検出・タイミング発生回路２７のタイミング信号出
力２９は、水平カウントダウン回路３２に導かれる。水
平カウントダウン回路３２はｆｎ　ｙ　ｎ信号１８を用
いてタイミング信号２９から水平同期再生を行い、水平
ドライブ信号（ｆＨｐ　ｏｕｔ）　、９４を出力する。

水平カウントダウン回路３２はまた、ザンゾリングクロ
ック（φＢ）１２と水平同期信号との関係を判定し、Ｎ
ＴＳＣ信号入力の場合φｇ！＝；９１０／ａ　（ｆａ　
：水平周波数）ｆＩ′ｔ、、き、ＰＡＩ、の場合φ１１
勾１１３５ｆａのとき水平同期標準モード（ＨＭＯＤ）
信号３５を出力する。同期検出・タイミング発生回路２
７のタイミング出力３０及び水平カウントダウン回路３
２の出力３３は、垂直同期再生を行う垂直カウントダウ
ン回路３２の出力３３は、垂直同期再生を行う垂直カウ
ントダウン回路３６に導かれている。

垂直カウントダウン回路３６は再生された垂直同期信号
（ｆｙＤｏｕｔ）　、？　７を出力する。

ｆＨＯｏｕｔ信号３４はドライバー回路（ｆｌドライバ
）５０で増幅された後、信号線５１を経て水平偏向系（
図示せず）に導かれる。

−力、ｆｖＤｏｕｔ倍号３７は垂的ランゾ発生、及び垂
直ハイド割側１回路を含むＶランシバイト回路５２に導
かれ、その出力５３ｄ、垂直ｔｈ１同系（省略）に４か
れる。

ＤＶＳ信号１ノはまた輝度イ＾号（イ）と色度信号（Ｃ
）とを分離するＹ−Ｃ分離回路３８に専かれる。

ｙ−Ｃ分離回路３８は垂面相関を利用してＹ−Ｃ分離を
行う分離回路（コムフィルタとして周知である）と、垂
直相関を用いないで水平力向サンプル点を用い、水平相
関のみによりフィルタを（Ｎ成した分１帷回路（バンド
・やスフィルタとして周知である）と全肩し、ＨＭＯＤ
信号３５によシ分離回路が選択される。即ちＨＭ６ｏ＝
゛ｔ″の時コムフィルタでＹ−Ｃ分離を行イ、Ｉ（ＭＵ
Ｄ−０＃の時はパントノデスフィルタを用いてＹ−Ｃ分
離を行うように構成されている。ｙ−Ｃ分離回路３８に
はＮ’ｌ’ＳＣ／ＰＡＬ切換信号が導かれており、この
切換信号に従って１水平遅延量が切換えられるごとくな
されている。この遅廷量はＮＴＳＣで９１０ビツト遅延
、ＰＡＬでは１１３５ビツト遅延である（ｌＨディレィ
ラインとして周知である）。

分離された色信号（Ｃ信号）３９と、色復調の基準位相
を与えるパルス（φｃ）２６とＰＩＤ信号２５゜コント
ロールイＢ号４Ｂ、バーストフラッグ・やルスＢＦＰ　
２　／ｌは色グロセス回路４ノに畳かれる。

色プロセス回路４１は自動色飽和既コントロール（ＡＣ
Ｃ）回路、カラーキテー回路、およびφ０２６を基準・
！ルスにして２輔の同期４！ＩＬ＄、により色信号（Ｎ
ＴＳＣｆＩ、Ｑ信号、ＰＡＬ、　′ｃＵ　、　Ｖ　１ｂ
号）を復調する色復調回路とから宿成格れている。色プ
ロセス回路４１に入力されたコントロール信号４８はＡ
ＣＣｌ路を’ｄｏ１１両し、色飽和匪、つまり色の濃さ
を制御する。色プロセス回路４１の出力４２としては、
復調出力ｒ／ｕ　、　Ｑ／Ｖが得られる。

Ｙ−Ｃ分離回路３８で分離された輝度信号（Ｙ１Ｍ号）
４０はＹプロ上２回路４３に導かれる。Ｙプロ上２回路
４３の他力の入力はコントロールデータ１ｂ号４８であ
り、この信号によってブライト、コントラストが制ｔｔ
ｌｅされる。このＹプロ上２回路４３Ｑ」、プライト、
コントラスト制征１回路と水平、垂直の輪郭補正信号を
得る回路とより構成され、制（ＩＩあるいは補正された
Ｙ信号４４を出力する〇 色イ夏調（８号４２とＹ信号４４はＲＧＢマトリックス
回路４５に導かれ、所定のマトリックス演ｐ、により３
原色Ｒ，Ｇ、Ｂの信号４６となる。このＲ，Ｇ、Ｂの１
ｂ号４６はＤＡＣ５４によりアナログ信号にもどされる
。ＤＡＣ５４はＲ，Ｇ、Ｂ用の８ビツトのＤＡＣ３個か
ら構成されておシ、その出力５５はバッファアンプ５６
に導かれる。〕々ッファアンプ５６は入力信号を増幅し
Ｒ，Ｇ、Ｈの出力５７．５８．５９を色出力回路（図示
せず）へ導く。色出力回路１−Ｌ　ＣＲ１”　６θに接
続されている。

次に、第１図の要部の具体的な構成を詳細に説明する。

まず、第２図は以下の詳細な説明に関し、表記上の説明
を行うための図である。なお以下の説明においては正論
理を使用することにする。

第２図（ａ）　Ｈ：加算器を示している。Ｎビットから
なるＡ入カフ０とＭビットからなるＢ入力７ノに対し、
Ａ十Ｂ出カフ　３ＵＬビツトになることを示している。

Ｃｏ７２は最低位ビットに加わるキャリー人力を示して
いる。（、）に示したように複数ビットから成る信号は
Ｍ　、ＭｆＳ　、Ｌ−６という様に表記することにする
。

同図（ｂ）　ｆｄ減算器を示している。Ａ入カフ５゜８
人カフ７は加ｐ器７８で加昇され、Ａ−Ｂ出カフ６とな
る。図示したように加オ、器７８の入力のうち減算する
入力に対して、−の符号を付すことにする。

同ｒ！ｊ＜Ｉ　（ｅ）はＮビットのラッチ回路を示して
いる。

人力８０はラッチ８３に導かれクロック７８の立ち上り
タイミングでラッチきれ、出力８４となる。図中信号ｓ
　２ｉす’；ｔｖット端子Ｒへの入力を示し、信号８２
が°゛１″の時ラッチ出力８４はオール゛０”と逓る。

また、図中信号８ノはプリセット端子Ｐｒへの人力を示
し、この信号８１が１”の８．！ｌ’　％出力８４はオ
ール”　ｔ　”となる。

同図（ｄ）はシフトレジスタを示している。信号８５は
入力を示し、信号８６はシフトクロック（φ）、１６号
８８は出力である。信号８７はリセット端子）ｔの入力
であり、これが１＃の時出力８８はオール”　０　’と
なる。

同図（ｅ）は同期型のＭビットカウンタを示す。

人力クロックが９０であシ、クロック同期型リセット信
相が９１であシ、出力が９２である。

図中Ｎがカウンタ番号を示し、ｊ＝ｌ−ＭはＭ段のカウ
ンタ段°であることを表わしている。なお、クロック９
０に対して非同期型のリセット端子を有するカウンタに
ついてはリセット端子をＲ９と表日己する。

同図（ｆ）はクロック同期型のプリセッタブルカウンタ
を示している。即ち９６はプリセットデータ人力を示し
、９５はプリセットタイミング信号入力を示す。同図（
ｇ）ｆｉ、ＮＡＮＤ型のセラトリセラ）（Ｉｌｓ）フリ
ツプフロツプを示し、Ｓ端子人力９９が”　０　’の時
Ｑ出力１０ノは′１＃となる。

同図（ｈ）はデータセレクタを示し、へ入力１０４゜Ｂ
入力１０５を選択信号（Ｓ）１０９に従って１０８とし
て出力する。出力１０８の、ｓｒ　ｆｉはＳ・Ａ＋ＳＢ
となる。即ち、Ｓ＝”１’の時出力１０８にはＡ入力１
０４の情報が出力され、’ｓ−”ｏ”の時出力１０Ｂに
はＢ入力１０５の情報が出力される０ なお、以下の説明において複数段のカウンタのカウント
状態を入力クロック単位で表現する場合には、カウンタ
出力を上位ビットからＱＮ。

ＱＮ−１＋・・・Ｑ　３　＋　Ｑ　２１　Ｑ　１　とし
た時、′０００・・・０００＃を零とし、”ｏｏｏ・・
・００１＃を１゜０００・・・０１０”を２．′０００
・・・０１１”を３という様に表現することにする。

（同期検出・タイミング発生回路） 第１図において、ペデスタルクランプ用ＤＡＣ２ノの出
力２２がＯｖの時、バッファ６０出カフにはＤＣクラン
プ電圧０■のアナログビデオ信号が得られる。今、ＤＣ
クランプ電圧ＱＶの時、アナログビデ第１ｇ号１として
ＡＰＬ　（Ａｖｅ　ｒａｇｅＰｉｃｔｕｒｅ　Ｌｅｖｅ
ｌ）の最も小さい信号が入力された場合、第３図に示し
たようにＡＤＣ１θのダイナミックレンジ３−１．３−
２に対してＡＤＣ１０の入力が３−３のような波形とな
るよう第１図のバッファ２　、　ＬＰＦ　４　、バッフ
ァ６、バッファアンプ８は調藍されている。

第３図において、４デスタルレベル（ＰＤＬ）　３−４
を００１０１１１１　’の呟にし、水平同期信号分離レ
ベル（ｓｏｕｌ）　、？−５を（ＰＤＬ）　３−４の約
Ｗレベル”　００００１１１１　Ｍに選ぶ。本発明の一
実施例におけるペデスタルクランプの制御ループによシ
、入力されたビデオ信号１のペデスタルレベルは１）Ｄ
Ｌ）　３−４の（１ヌにクランプされる。このクランプ
回路については後述する。

第４図にＡＤＣｌ　Ｏのグイナミックレンノに関］〜て
、ペデスタルクランプ電圧ＯＶの信号４−１と正常なり
リングがかかった信号４−２の様子を示す。第４図中、
（ＳＤＬＶ）　４−３は垂直同期信号分離レベルを示し
ており、特にゴースト等の外乱に対し乗置同期再生を確
実にするために、（ＳＤＬＨ）　３−５より（ＰＤＬ）
　３−４に近く取ってくる。

コノ１列では（ＳＤＬＶ）　４−　、？は０００１１．
１１１　”とした。

このようにして啄ｒスタルクランプのかかったデジタル
ビデオイｇ号ＤＹＳ　１１が同期検出・タイミング発生
回路２７に導かれる。

第６図に同期検出・タイミング発生回路２７の構成を示
す。この回路２７は大きく分けて、同ル］分離・水平同
期パルス幅検出回路系１２０と、水平同期周期性・連続
性検出回路系１２ノと、タイミング発生回路糸１２２と
からなる。

まず、入力されたＤＶＳ信号１１は水平同期用。

垂直同期用の同期信号をそれぞれ分離するための水平回
ＪＩＪＪ用分晶回路Ｉ２３．垂直同期用分離回路１２５
に導かれ、同期分離信号１２４およびｃｖｓ　Ｉｑ号１
２６が分離される。同ルｊ分１９！ｆ　Ｗ＊号１２４は
高域成分、つ寸り色周波数成分を除去するＬＰＦ　１２
７でフィルタリングされる。ＬＰＦ’１２７の出力１２
８は四合同期（ｉｉ号（Ｃ８Ｈ）であり、水平回期パル
ス幅検出用カウンタ回路１２９に導かれる。カウンタ回
路ノ２９の出力１３０は幅検出回路１３１に人力され、
このカウント戦が所定のｌ［ｄ　Ｋ々ると、っ捷υ水平
同期信号のパルス幅が所定の幅になると第１の水平回期
検出１６号（Ｈｑ’信Ｑ）Ｊ、？、？が幅倹１］１回路
１　、？　１より出力づれる。幅検出カラン２１間御ダ
ート回路１３３は、：１１４挟出回路１３ノより１１ｓ
′旧月１３２が出力さｔするとカウンタ回路１２９をＣ
８Ｈ１＠号１２８人力を一定期間受イτＪけないように
制御し、ゴーストの大きい信号入力にょるＣ８Ｈ信号１
２Ｂの割れ等による水平同期の誤動作を防ぐだめのもの
である。Ｃ８Ｈ信”Ｆ　１２　Ｂ　及びカウンタ回路の
出力１３０ｉ：Ｃ８Ｈ信号１２８の立二ら下υタイミン
グを制御する水平同期タイミング：１ｉｌＪ　（ａｌ１
回路１３５に導かれる。この水平同期タイミング制御回
路）３５はＨｓ’信号１３２の出力タイミングから、一
定期間内にＣ８Ｈ信号ノ２８か立ちＦ−らない場合は、
バーストフラッグパルスやＰＬｉ、　、クリング用の各
種タイミング信号を発生するタイミング発生回路糸１２
２を非動作状態とする信号Ｒ８４Ｆζ１３６を発生する
。

このように所定の条件を満たすＣ８Ｈ信号１２Ｂが到来
した時のみ円７Ｌ、クランプ等の動作が行われるため、
非常に安定した（外乱に強い）ＰＬＬおよびクランプ回
路が構成できることになる。

水平開ル］周期性・連続性検出回路系１２ノは水平同期
信号（実際はＩｓ’信号）の周期性および連続性を検出
し、所定の周期と連続性を有したｌ（ｓ’倍信号みを第
２の水平同期検出信号（Ｈｓ倍信号１３９として得る。

周期検出カウンタ１４１はφＳを基準クロックとしてカ
ウントする１１段のカウンタで、その１１ビツトの出カ
ッ４３は２周期分のカウント値を記憶（可能な周期メモ
リ回路１４４に轡かｉ７ている。櫓−ＮＪす１シ、ｒｌ
の）＾Ｊノド１ｉ　１１Ｌとノ嘔）・プｅ　′ｌ」：を
有したＩＩｓ　（４月１３９が水平開１υ］周ｊυ］性
・連続性険出回＋１ＷＧ　７３ｇの出力＆？璽ｉｆられ
ると、ラッチ・９ルス発生回路１４６からＳＲ６Ｑｌｏ
ｕｔ　ｌｉｄ　＠Ｊ４７が発生され、こわによっでカウ
ンタ１４）の出カッ４３が周ｌｌ７１メモリ回路１４４
ｉ／（−記憶される。

差恢出回路ｚ４ｇ＆」、周１１ｊメモリ回路１４４内の
２周期分のｆｕ’＋の差を（東出し、刊駕回路１．５１
は差検出回ｉ隋１４８の出力１５０がらこの差がＨ［定
値以下のと＠　−１４１＞、ｒ−１ｉ’ｉ号（ＤＣＫ　
１＠　号）　１．５２　ヲｌＪｊ力′する。

仄にタイミング発生回路糸１２２においては、水平同期
立ち斗り検出回路１．５　、？でＩＩｓ信号１３９とｎ
　Ｓ　４　Ｒ１；号１３６から水平同期信号の立ち下り
タイミングを検出し、立ち下りを検出するとカウンタ１
，５８のカウント動作を開始するようカウンタリセット
用フリップフロップ１５６を制御し、リセット４Ｆ−＋
ｉ′１５７を発生墓ぜる。カウンタ１５８は６段構成の
もので、このカウンタ１５８の出力１５９と後述するＰ
ＬＬ制御回路の出力５Ｒ９Ｑ＋伯号Ｊ　６１　、５Ｒ９
Ｑ２信号１６２とによりＰＬＬ　、フランジ回路動作に
必要々各錘タイミング信号１６３〜１６９およびノ々−
ストフラッグノぞルス（ＢＦＰ）　２　Ｂ　ヲノぐ−ス
トフラｙ　り・ＰＬＬ・フランジ用タイミング発生回路
１６０より発生する。

第６１２４１の同期検出・タイミング発生回路２７につ
いて、さらに具体的に説明する。第７図に第６図中の同
期分離・水平同期幅検出回路系１２０と水平同期周期性
・連続性検出回路系１２１の具体的回路図を示す。

第７図において、ＤｖＳ信号１１は水平同期用分離回路
１２３としての比較回路（Ｃｏｍｐｌ）　ｉｓ。

にＸ、入力として与えられて、Ｘ２人力である水平同期
分離レベル（ＳＤＬＨ）　１８１と比較され、Ｘ２≧Ｘ
ｌの出力が分離信号１２４として得られる。同様に垂直
同期用分離回路１２５としての比較回路（Ｃｏｍｐ２）
　Ｊ　ｓ　：ｚよシ垂直同期用分離１ぎ号（Ｃ８Ｖ）１
２６がイｎられる。水平、垂直の各同期分離レベル（Ｓ
ｒ）ＬＩＩ）７８１　、　（ＳＤＬＶ）　１８３は第３
図、第４図にて説明したように ５ＤＬＪＩ　＝　”　００（０１１１１１”　、　５ｒ
）ＬＶ　＝　”　Ｏ＋ｌＯ１］　ＩＮ”であるから、各
１．１つ］ｐｙ、回路１８０　、１８２　＆；Ｊ：省々
１ｔ１１単なグー）　１１１〜で実規できる。比１ｉｉ
ｊｌ！ｊムリ路１８０の出力１２４け、４段構成のシフ
トレノスタ１８４に導かれる。シフトレノスタ１８４の
シフ）・クロックはφＳである。このシフトレノスタ１
８４の各ビットの出力は４人力ＮＡＮＤダート１８５に
与えられ、出力１２８どし７てｔ２ｓ）Ｉ　（Ｃ３Ｉｒ
の反転）がｆ！トられる。ンフトレジスタ１８４お」；
０・り゛−ト１　、’？　、５　Ｈ：　Ｊ、ＰＦ　１２
７をイ４Ｑ成し、ｆｓｃ周期以下の成６Ｊ、つまり色周
波数成分を除去する。

−刀、カウンタ回路１２９　＋　’ｆ８Ａ恢出回路１３
１゜タート回路１３３．水平同期タイミング制ｎ１１回
路１３４においては、第８図にタイムチャートを示した
ようにＣＳ　Ｈ＝　’”１″となるどカウンタ１８７が
カウントを始め、このカウンタ１８７の’４８　’カウ
ント出力（ＡＮＤダート１９０の出力）ｔよシフトレノ
スタ１９１に脣かれ、ＡＮＤｒ−ト１９２を辿して幅４
企出パルス（Ｈｓ’）　１３２がイｑらｈる。Ｉｔｓ　
’信号がイｑられるとＲＳフリッゾフロップ１９３がセ
ットさｆＬ、　、そのＱ出力１９５によりケゝ−１・１
８８を辿してカウンタ１８７のリセット信号１８９が強
制的”　ｏ　”とされる。ＯＲ＆’−）１９６は水平同
期タイミング制御出力を得るケ゛−トで、カランｌ−１
８７のカウント１直が”４８″′〜”　１２８　”のｌ
°′１”を出力する。今、り゛’−トｌｙ６の出力が°
゛１″の期間にＣ３Ｉ信号が立ち下る（　Ｃ８Ｉ信号１
２８が立ち上る）と、ＮＡＮＤ　ｒ−ト１９７の出力１
３６に第８図にＲ８４Ｒで示した波形が得られ、ＲＳ　
４　Ｒ信号１３６の立ち下りがＣＳ　Ｔ−（信号の立ち
下りのタイミングを与えることがわかる。ＮＡＮＤダー
ト１９４はカウンタ１８７のカウント値が’　２３９”
のときフリップ７０ツデ１９１のＱ出力１９５を反転さ
せる。これによυＨｓ’信号１３２が出力された後、”
　２４０　”−Ｒ４８”＝”１９２”（φ８単位）の間
はカウンタ１８７がＣ８Ｉ信号入力を受はトＪけないよ
う動作する。ＡＮＤダート１．？、？４はＱｌＢ・ａＳ
４Ｑ（後述する）の論Ｊ里出力を１３２−１として出力
する。

Ｈｓ’　１４号３２は水平同期周期性・連続性検出回路
系１２ノに畳かれる。この検出回路系１２ノの説明の前
に本実施例のデジタル１゛ｖ受像機のＮＴＳＣ、ＰＡ、
Ｌの各々のＩｉｊ号受清時における水平周波数の対応範
囲、及び同期検出カウンタ１４１の動作について述べる
。

放送？皮で定義されるＮＴｓｃ　ｔｉｉ号ｒＪ：　４．
ｆｓｃ＝９１０．ｆｎ（ｆｌｌ；水平−周波＆’ｌ＋ｆ
ｓｃ；カラーザブキャリア周波で４ｆｓ　ｃ　＝　１．
４．、３　Ｍ）Ｉ　ｚ　）である。

−力、４ｆ　ｓｃ　？９　］、　ＯｆＨのような４６号
も、−部のカラーパー招号発生器、ビデオダーム等に存
在している。すなわら、カラーザブキ、ヤリア周波数ｆ
８ｃと水平周波数ｆＨとの間に何の関係もない信号が存
在する。今、実用上問題のないよう水平周波数の対応範
囲をｆｎ＝１５．７３±０．５ＫＨｚとすると、この範
囲に相轟する１水平期間内にカウンタ１８７でサンプル
クロックφｓ（＝４ｆｓｃ）が°“８８０　”〜”９４
４＃カウントされ得ることになる。

ＰＡＬの場合は、４ｆｓｃ＃１１３５ｆｕ　（４／ｓｃ
＃ｌ　７．７３ＭＨｚ　）であり、同様に１０＝１５．
６２５ＫＨｚ±０．５　ＫＨｚとすると、１水平期間に
カウント可能なφＢの数は、“１０９９”〜”１１７３
’ということになる。

水平同期信号の周期性検出は上述の水平周波数対応範囲
をカバーしなければならない。このため周期性を検出す
る第７図の周期検出カウンタ１４１（２１３）は、φＢ
を基準として１水平期間カウントｏＪ能なカウンタであ
シ、１１段構成となる。カウンタ２１３はＨｓ　／信号
１３２の到来時、ＮＴＳＣで″’１４４’カウントに、
ＰＡＬで”６４”カウントにプリセットされることによ
シ、周期性検出のタイミングが容易に取れるようになっ
ておシ、同時にこのようなプリセットによシ後述するよ
うに第１図の水平カウントダウン回路３２の回路構成も
簡単化することができる。

第９図にＨｓ’伯号信号２と水平周期対応範囲を示すｒ
−ト信号（ＨＭａｓＲ）及びカウンタ２１３のカウント
１直の関係を示す。図のように所定周期で、かつ連続的
に得られるＨｓ’侶号信号２のみが水平同期検出信号Ｈ
ｓとしてｆ１ｓ＝Ｈ８′・ＨＭａ　ａ　Ｉζで示す積論
理で得られる。５Ｒ６Ｑ１はこのＨｇ−１：号１３９と
φｓｋシフトクロックとして蓄積するシフトレジスタ２
１５の出力を示す。第９図中９−１．９−２はカウント
２１　Ｊ（７）ＮＴＳＣ，ＰＡＬの＝＋Ｓ号受信時にお
けるカウント状態ヲ示す。

Ｍｇ　ｌ　０図にＨｓ’　１ｉ＝を号１３２の周（４Ｊ
Ｊ性・連続性を検出するタイムチャートを示す。ＨＭａ
ｓＲ信号はＮＴＳＣ信号受侶時は１０−１で示すように
カウンタ２１　、？の°’１０２４”カウントで立ぢ上
シ、Ｈｓ’信号の立ち下シに同期して立ち下る。また、
１０−３で示すように１１ｓ′信号が欠落すると、ＨＭ
ａｓＲ信号は“１０８８″カウントで立ち下り、カウン
タ２１３は１４４　”カウントにプリセットされたまま
、次のＨｓ’信号の到来を待つ。

１０−４で示すように古びｕｓ’　信号が得られると、
１ｏ−５で示すＨｓ’侶号信号Ｈ８イＷ号が得られる。

ＰＡＬ伯号信号Ｇ時も基本的動作は同じである。

第１０図で示したように水平同期検出信号Ｈ１１は、外
乱に独い筒精度な信号として得られることが理馬皿ｌさ
れよう。

第７図において、ＯＲグー１２０７の出力として）Ｌｈ
’ｌａ　ｓ　Ｒ１ｒ３号が得られ、ＡＮＤゲート２０８
の出力としてｆ（ｓ信号）３９が寿られる。Ｈｓ’信号
１．１２の反転でリセットされ、ＮＯＲダート２１１の
出力でセットされるＲＳフリッゾ７０ッゾ２１２のＱ出
力がＨｓ’信号欠落時の制御１＾号（第１０図のＲ８３
Ｑ）を与える。カウンタ２１３のプリセット信号はＯＲ
ダート２０４の出力２０３として得られる。ＮＴＳＣ信
号に匍負卸されるプリセットデータ発生回路２０１は、
上凸己したようにＮＴＳＣ１を号受信時に″１４４＃カ
ウントに相当するデジタル値゛０００１００１００００
”を発生し、ＰＡＬ信号受信時に″′６４＃カウントに
相当するデジタル照Ｉ′００００１００００００”をそ
れぞれ発生する。

Ｈａ信号１３９はシフトレジスタ２１５に導かれる。こ
のシフトレジスタ２１５のＱ！出力１４７はカウント２
１３の１．１ビツト出力２１４をラッチ２１６にラッチ
するタイミングを与える。ラッチ２１６の出力１４９は
ラッチ２１７に４ス、かれる。これら２段のラッチ２１
６．２１７はｕＧ　１の水平周１％Ｊｌメ七り回路１４
４を構成しており、カウンタ２１３からの２周期分のデ
ータを１己１、性している。ラッチ２１６，２１７の１
１白の差を検出するのが差検出回路１４８としての減譜
器２１９であり、差出力２２０を判定回ｈ”ｒ′１１５
１に出力する。

問屋１「、り路１５ノにおいてｔ、１１、ノ゛斃出力２
２０の１１ビツトのデータのうち」三位９ピッ）　ヲＮ
ＡＮＤケ゛−ト２２ノとＡＮｒ）　＋’−ト２２２に入
力し、ダート２２１．２２２の出力をＯＲダート２２３
に入力［７て、出力としでＩ）ＣＫ　（，４号１５２を
得る。即ち、ラッチ２１６の出力１４９とラッチ２１７
の出力２１８の差が士゛３”以内であればＤＣＫ　ｈａ
号１５２は”　ｌ　’となる。Ｈｓ１’ｇ号１３９．ラ
ッチ２１６の出力Ｊ　４９　、　ＤＣＫ信号Ｊ５２．シ
フトレジスタ２１５の出力１４７Ｉよ第１図の水平カラ
ントダウン回路３２に導かれる。

第１１図にバーストフラッグ・ＰＬＬ・ランプ用夕・エ
ミング発生回路糸１２２のより具体的な構成を示す。Ｈ
８倍号１３９の反転１８号２３２はｉｔ　ｓフリ、デフ
０ツグ２３４をセットシ、Ｒ８４ｎ　（Ｆｉ号１３６は
このフリツプフロツプ２３４をリセットする。フリラグ
フロップ２３４のＯ出力２３５は水平同期信号の立ち下
り（後縁）に同期して立ち上る信号であり、シフトレジ
スタ２３６に導かれる。シフトレジスタ２３６のＱ１出
力１５４は１段構成のカウンタ（フリッデフロッ７’）
２３７ＶＣ導かれる。今、シフトレジスタのＱｌ出力１
５４が′０＃→゛１″になると、カウンタ２３７の９４
１出力１５７は０＃となシ、これによυカウンタ２３８
ｔよリセット状態が解除されカウントを開始する。カウ
ンタ２３８は６段のもの構成で、出力Ｑ　、？　６　、
　Ｑ　Ｊ　５　。

Ｑ３３の論理でＮＡＮＤダート２３９を介して自己リセ
ットがかかるようになっている。

タイミング発生回路１６０の動作を第１２図に示す。第
１２図では、ＣＨ８信号（第７図のＬＰＦ１２７の出力
）　、　Ｈｓ信号１３９．φＳ、シフトレジスタ２３６
のＱ１出力１５４．カウンタ２３７のＱ、４１出力１５
７．カウンタ２３８のＱ　、？　７　、　Ｑ　、？　２
・・・Ｑ　３６出力に対応させて、カウンタ２３８のカ
ウントＩ直と共に各種のタイミング信号を示した。これ
らのタイミング信号人、出力２８．１６３．１６４．１
６５．１６６、１６７．１６８゜１６９．１５７，２３
０，１６１，１６２については後述のフラング回路１汎
几制御回路の詳４．１１１な説明においてノＩ４宜説明
する。

（ベデステルクランプ回路） 第１図の硬デスチルクランプ回路１９は、第４図４−２
の波形で示したように到来するＤＶ８１ｎ号１ノのベテ
スタルレベルを（Ｐｌ）Ｌ）　、？−４パ（）旧０１１
１１　”の賊にクランプする回路である。

＋６１３図にぜデスタルクランプ回路１９の具体的回路
図を示す。図中Ｈ８ｒ）信号２８０は、Ｈ＠信号１３９
がｆｎられていると１＃となる同期検出状態を示す信号
であり、同期検出判定回路２８５に入力される。今、ｒ
（ＳＤ＝”０”即ち、同期検出が行われていない状態で
あると、ペデスタルクランプをかけるべきタイミング情
報（例えばＲＦＰ　２　Ｂ　）を得ることができないた
め、まず同期信号部分を切出す必要がある。このため１
（ＳＤ信号２８０が“１″→“０″となると、シフトレ
ジスタ２８４でＨ８Ｄ信号２８０の立ち下シを検出し、
この検出信号２７６（ケ゛−ト２７５の出力）で、クラ
ンプ′亀圧をデジタルｉとして記憶しているラッチ２７
２をリセットする。ラッチ２７２の出力２０がオール°
゛０″となると、クランビ奄ＩＥ：（第１図のＤＡＣ２
１の出力２２）はＯｖとなり、クランプ制御系は初期状
態に設定される。

一般的にビデオ信号入力か存在すると、初期設定時にお
けるＡＤＣのダイナミックレンジと信号の関係は、第４
図に４−１で示したようになっている。第１３図におい
てＤＶＳ信号１１である８ビット信号のオア論理をとる
ゲート２５２の出力は、ＡＤＣｌｏのダイナミックレン
ジのＬＳＢ側端を入力１パ号が偵切った期間のみ、つま
シＤＶＳ信号１ノがオー／ｌ／　”　０　”となったと
き°ｔ　Ｏｎとなる。このｒ　−）　２５２の出力ｒｒ
ｉ８段（４成のシフトレジスタ２５３に導かれている。

シフトレジスタ２５３の全ての出力を入力とするＮＯＲ
ダート２５４の出力２５５に幻、ダート２５２の出力を
ＬＰＦを通した信号にイ（１当する信号が１”として得
られる。これらのｆ−ト２５２゜シフトレジスタ２５３
．’ｙ”−ｒ−２５４にょシ１）ＶＳ信号１ノのレベル
検出回路２８ノが構成される。この検出回路２８ノの出
力信号２５５の立ち上りタイミングをＮＡＮＤゲート２
５６で検出し、ＲＳフリップフロップ２５７をセットす
る。このフリップフロップ２５７のＱ出力２５８ＩｒＪ
、、１．０ビツトのデータセレクタ２６９のＢ入力に導
かれている。なお、ｒ−タセレクタ２６９のＢ入力デー
タはこの時、図示しないエンコーダによりＭＳＢ　１ｔ
１！Ｉから’　１１１１１１１０（１０”ニ変換すして
入力されるものとする。データセレクタ２６９の１０ビ
ツト出力２７０とラッチ２７２の１２ビット出力２７３
は、ＬＳＢを一致させて減）１．器２７ノでｚ’ｉｓ　
’Ｌ　”４ゾらＩ′Ｉる。そのル信号かシフトレノスタ
２５３の０３出力のタイミング（ＡＮＤり゛−ト２７８
の出力タイミング）で古ひラッチ２７２に１ｑき込邊れ
る。

−１−記した動作を繰りＪ尼すことにより、クランプレ
ベル６；ｊ’、　Ｌｌｓ　１バけ１３９が得られるまで
上昇する。ｌｌ１１’！ｅｉ　−’ｉ　ｌ　３９が１？
すられると、１ｉｓｔ）　−”　］”どなり回期（’ｉ
ｊｊ出］Ｊ（１頭となる。ＴＪＳｆ）−’“１”の１寺
、切換回路２８３を構成するう′−タセレクタ２６９の
出力２７０にけＡ信号２６８が導かれ、′ξデスタルク
ランプモードとなる。■）ｖＳＩＭ号ノ１は減ｖＪ器２
５０で（ＰＤＬ　）　、？　ｓ　Ｊ　−００１０１１１
１”（７）分だけ６戊ｋ）される。１ｊｊ１．利器２５
０の出力のサイン（８ｇｎ）ビットは、ＤＶＣ８（Ａ号
２８６としテ（＆述するＰＬＩ、　１ｌｉｌｌ　ｆｉＩ
１１回路に導かれる。ｔた、減１’？器２ｓ。

のｓｇｎビットを含む８ビツト出力はラッチ２６３に４
かれ、弔１−１１．！！、１におけるカウンタ２３８か
らの第１２図に示した％φＳ周期であるＱ　、？　１出
力２３０でザンプリングされる。

加算器２６５．ラッチ２６６はデジタル型の積分回路２
８２を構成している。積分回数はラッチ２６６のφ入力
１６３で決凍る。第１２図に示したようなカラーバース
ト期間の積分を行うため、この積分回数は１２回とする
。ラッチ２６６の出力２６７のうち、下位２ビツトを切
捨てた１０ビツト出力２６８がデータセレクタ２６９の
へ入力に導かれる。

なお、加Ａ−器２６５のＣｏ入力は第１１図におけるカ
ウンタ２３８からのＱ３２出力２４１が導かれてウォー
ブリング信号となっており、これによシフランプの精度
を向上させている。上述した１２回の積分が終了すると
、ラッチ２６６にはタイミング発生回路１６０からのＬ
　２１回信号１６４のタイミングでリセットがかかる。

減均−器２７１．ラッチ２７２も壕だ積分回路２８４を
構成しており、減算器２７〕の入力２７０がオール゛０
″となるように積分がくυ返され、これによ、！ｌｌｌ
ペデスタルレベルが安定する。なお、タイミング発生回
路１６０からの１−’　＋　２φ１ぎ号１６９及びｒ−
ト２７８の出力はランチ２７２のクロックを与える信号
２７９となり、その反転出力２０−１はフランジ用ＤＡ
Ｃ２１のデータラッチのクロックに防用される（第１図
では省略）。

（ＰＬＬ、制御回路） Ｐ［、Ｌ制御回路２３）原理的な構成例について米国特
許第４．２９１３３２３０明細書に述べられているため
、ここではＰＬＬ１ｌｉ制御回路２３についてはその具
体的回路構成及び％徴について述べる。

第１４図はＰＬＬ制御回路２３の概略構成を示すブロッ
ク図である。誤差検出回路３００はタイミング信号であ
るＬ７φ１ざ号１６２　、　Ｌ２Ｒ信号１６４　＋　Ｌ
６Ｒ信号１６５にｉｌｉ制御されて、ＤＶＳ信号１ノに
関し の積分演算を行う。なお、Ｐ４３のザンプリング点につ
いては第５図のカラーバースト波形５−１上に示す。第
５図で５−２は、演算を行う期間（バースト期間）を示
しておシ、本実施例に関してはに＝６として使用した。

即ち、６・々−スト期間につき上記（１）式の積分演豹
−を行うことになる。

第５図にン」スした３１：うにカラーノぐ一ストの位相
に対して目標とするサンプリング位相をθとすると、ｉ
県差信号は となる。（２）式の１１〔↓差濱３１を行うのが誤差演
算回路、？　０２であり、その゛〈寅算出力、？　０．
７　ｉ、ｊ：誤差積分回ｌ１１８３０４に導かれる。１
１呉差積分回路３０４の出力２４はＤＡＣ１６に導かれ
、これによってＰＬＬがかかることになる。（２）式、
Ｌすθの１直（実際はｔ、ａｎ　ＯＯ値をＥｉｆ変とす
ることにより１任意のナンノ０リング位相を刊ることか
できる０なお、色相のコントロールはこのｔａｎθの値
を可変とすることにより行う。即ら、色相コントロール
データ発生回路３０５はコントロール信号４９を受ける
と、予め定められているコントｉコールデータに従った
ｔａｎθの値を選び出し、その値を示す信号３０６を誤
差演算回路３０２に出力する。

−刀、０１１記（１）式の積分演算結果、つまシ誤差検
出回路、？　００の出力３０１のｓｇｎビｙトは基準ザ
ンプリング位相検出り゛−ト回路３１４に導かれ、ここ
で基準となるサンプリング位相を寿える基準位相Ａ？ル
ス３１５が生成される。この基準位相・やルス３１５は
連続的に基１￥′、／＃ルスを発生する？ｌ１１．準パ
ルス発生回路３１６に導かれ、基準位（１１、つまりＮ
ＴＳＣの場合で■輔、　ＰＡＬの場合でＵ　１ｌｌ１１
をそれぞオＬ示すφｃ１言号２６が基糸パルスとして得
られる。な粋、ＰＡＬについては基準位相としてＵ軸を
得ると共に、ＰＡＬアイデント信号を必要とする。

１ビツトからなるＤＶＣ８信号２８６はバースト検波積
分回路３０８に導かれ、カラーバーストの６周期期間φ
ｃ色号２６でサンプリングされるとともに、ぞのザンゾ
リング結呆が積分される。積分結果３０８はＰＡＬアイ
デント信号の安定性を得るだめの時定数回路（積分回路
に宿しい）３１０に導かれる。この時定数回路３１０の
出力３１１とＰＩＤ−１，１号２５及びタイミング信号
であるＬＩ２φイ５号１６９により、ＰＡＬアイデント
団ン屁ダート回路３１２でＰＡＬアイプ′ントがノツ［
定の１メ４係を（１＾しているか否かが刊（岨され、所
属の関係にない、°烏合は１、リセット信号３７　Ｊが
出力される。ＰＡＬ−アイデント発生回路３０７は１、
ｈｙＢ４’ｒ’４号１８４入力とする１段のカウンタで
、そのカウント出力としてＰＩＤ伯号信号る。リセット
信号３１３はこのカウンタのリセット端子に入力されて
いる。［道Ｊ記基準−リンゾリング位相は、ＰＡＬにお
いてＱよＵ１浦即し、Ｉ）ＩＤ１−号２５に従ってパー
スｌ−ｆ＼１柑に対しで土４５０の位相となる。

第１５図にＰＬ几ｌ＋ｉｌｌ　＋ｉ１１回路２３のより
具体的な回路（ｈ成全示４〜。ＤＶ８倍刊１１はラッチ
３２０に尋かれる。ラップ−３２０のリセット１６号は
ＬＩＡＩ僧号１６５である。ラッチ３２０の出力３２１
は減算器３２２に導かれる。減Ａ、器３２２の出力３２
３はラッチ３２４に２Ｉ暴かれ、ラッチ３２４の出力３
２５はラッチ３２７に導かれる。

ラッチ３２７の出力３２８は１２ビツトから成り、減ｔ
？＋”４　ｓ　２２の一刀の入力となる。この出力３２
８のＭＳＢ側から８ビツト分の出力３３０が誤差演シマ
回路３０２に導かれる。ラッチ３２０の１２ビット出力
３２５も寸た誤差ｒｊｔ　Ｈ−回路、？　０２に導かれ
る。

Ｌ２Ｒ１呂号１６４　、　Ｌ７φイ言号１６２は誤差演
算回路３０２を制御する信号であり、（１）式で示した
積分演算結果においてラッチ３２４の出力ラッチ３２４
，３２７を制σＶする。積分結果のデータのうちのザイ
ンビッ）　３２６　、　、？　２９は基準ザンゾリング
位相検出ケ°−ト回路３１４に導かれる。

今、ＮＴＳＣでθ−３３°とするＱ軸（ｑ＃１＋）が検
出でき、またＰＡＬでθ＝±４５°とするとＰＩＤ信号
に制御されＵ軸が検出できる。

第１５図中、ＡＮＤダート３３８がＱ軸検出用ケ９−ト
であり、ＡＮＤダート３．？　９　、　、？　４０かＵ
　Ｉ＋検出用デートである。各ケ゛−トｓ３ｓ〜、？　
４０の出力ｔ」、ＯＲデート３４１に導かれる。ＯＲダ
ート３４１の出力３１５は基準パルス発生回路３１６に
Ｊ４かれる。シフトレジスタ３５４は基準＋１１１１検
出用であり、そのＱ１出力３５５がカウンタ３５６　”
ｑ−リセットする。カウンタ３５６のＱ６２出力、９５
７　ｉｌＪ：シフトレジスタ３５８に入力され、φＳク
ロックで同期化されてシフトレジスタ３５８のＱ！出力
よりφＣイＭ号２６どして得られる。このφＣ信号２６
の立ち上シタイミングがＱ−軸を示すことになる。第１
６図にＬ７φ１ｉ号１６２　、　Ｌ６Ｒ信号１　ｅ　５
．　ｓＲｃ＋Ｒ（Ｑ号１６７゜シフトレ・ノスタ３５４
の入力３１５およびそのＱ１出力３５５　＋　Ｑ６１　
＋カウンタ３５６のＱ６２出力３５７．φＳおよび第１
１図のフリップフロップＲ８５１のＱ出力の各波形を示
した。

色相コントロールは２ビツトステツプとした。

コントロールデータ４９はデータデコーダ３３３でデコ
ードさし、エンコーダＲＯＭ　Ｅ　３５でエンコードさ
れる。ＮＴＳＣの場合、コントロールデータ４９が００
＃の時θの値を３３°（中心値）に、”０１″の時θ＝
２７°に、’１０”の時θ＝３７０に、′１１”の時θ
＝４１０に選ぶことにずＺ）と、ｔａｎ　３３０はｓｇ
ｎを含む６ビツトで近似すればｊａｎ　３３°＝　”　
０ＨＨＯＩ　”とエンコードされ、同様にｊａｎ　２７
°＝　’　０１００００　”　、　ｔａｎ　３７’＝　
”　０１１０００’。

ｊａｎ４１０＝”（１１１１００”とエンコードされる
。

ＰＡＬの場合はｐｒｎ情号２５によりエンコード値が制
御される。ＰＡＬＯ時、コントロールデータ”　ｏ　ｏ
　”はθ＝±４５°となシ、エンコード出力はｇｇｎを
含む７ビツトで近似しＰＩＤ−”１″の時、０１１１１
１１　”をエンコード出力として得、ＰＩＤ−”Ｏ”（
以下単に可百という）の時、”　１００００００　’を
（’４７；）　。ニア　ン）　ｏ　−ルア’　−タ”　
０１　”の時（１＝　ＰＩＤ　テ’０１１００００　″
ヲ、ＰＩＤ　ｆ　”１００００００”を得る。コントロ
ールデータ”１０’の時ＨＤで０１１１１１１　”を、
Ｉ）ＩＤで“１１１００００”を得る。

コントロールデータ”１１’の時ＰＩＤで’０１１１１
１”を雨で’１１０００００”を得る。

このように、色相コントロールに関しては、Ｎ１’ＳＣ
信号及びＰＩＤ信号２５に従って所定のエンコード出力
（エンコーダ３３５の出力）３３６が得られる。エンコ
ーダ３３５の出力３３６はｔａｎθの１直を示し、誤差
演算回路３０２に導かれる。

誤差演算回路３０２はラッチ３２４の出力３２５とエン
コーダ３３５０出力３３６とを乗算する乗算器３３２と
、この乗算器３３２の出力３３７とラッチ３２７の出力
３３０とを加算する加算器３３ノとより成る。タイミン
グ信号（＃、、６）　１６ｇ　ｉＪ、東署、器３３２の
乗（１）、タイミングを与える。加詩器３３１の出力３
４３は誤差Ａ貴公回路３０４における加算器３４４に入
力される。加算器３４４の他の入力は、ラッチ３５１の
出力３５２である。加算器３４４の出力３４６はラッチ
３５１に導かれている。Ｌ１２φ１ｇ号はラッチ３５１
のラッチタイミングを与えると共にＡＮＤダート３４８
．３４７に導かれ、オーツ々−７０−、アンたスローの
検出タイミングに使用される。

これら加昇器３４４．ラッチ３５　Ｊ　、　ＡＮＩ）ダ
ート３４７．．１４Ｂで誤差積分回路３０４を構成して
いる。ラッチ３５１は１３ビ、ット構成であり、ＭＳＢ
側から９ビツトの出力２４が第１図のＰＩ、Ｌ用ＤＡＣ
１６に導かれる。

」二連したようにダート３４８はオー７４−７０−検出
ケ゛−トで、出力３４９が１”の時ラッチ３５１をプリ
セットし、その出力をオール”ビとする◇ヶ”−）３４
７！ｍ、ｉ：アンダーフロー検出デートで、出力３５０
が１”の時ラッチ３５１をリセットし、その出力をオー
ル′°０＃とする。

なお、加ｉ：　器ａ　４４の出力３５３はオーバ−フロ
ーの出力を示している。

第１５図中において、ｎｖｃｓ（Ｅｉ号２８６は加算器
３６１に導かれており、加算器３６１の出力３６２はラ
ッチ３６３に導かれる。ＡＮＤケート３５９はＰＡＬ時
のＵ軸横波位相信号３６０を出力し、ラッチ３６３にク
ロックとして与える。

これらのｆ−ト３５９．加算器３６１．ラッチ３６３で
バースト検波積分回路３０８を構成する。この積分回路
３０８のｓｇｎ出力３６５は時定数回路３１０に導かれ
、さらに積分される。

時定数回路３１０は加Ｘ器３６６とこの加算器３６６の
ｓｇｎ出力３６８およびこれ以外の５ビツトの出力３６
７をラッチするラッチ３７１゜３７２を主体として構成
されている。

なお、ＡＮＤゲート３７３　、　ＮＯＲダート３７４は
各々オーバーフロー、アンダーフロー険出用であり、検
出タイミング信号は輻φイ＝号１６８である。ラッチ３
７１の出力３７７はＰＡＬアイデント判定ダート回路３
７９に導かれる。今、ＰＡＬアイデント発生発生力ウン
タ３８０のＱ７１出力３８１か１″で、ラッチ３７１の
出力３７７が“１″であると、Ｌ１２φ信号１６９のタ
イミンでカウンタ３８０がリセット信号３１３によシリ
セットされ、Ｕ軸横波とＰＡＬアイデントを所定の条件
に引きもどず。そしてカウンタ３８０のＱ７１出力にＰ
ＩＩ）信号２５が得られる。

（水平カウントダウン回路） 第１図における水平カウントダウン回路３２の詳細なブ
ロック図を第１７１ｆｆｌに示す。水平カウントダウン
回路３２は４つの太きカブロック４６１．４６２，４６
．”）、４６４から構成される。連続性および周期性が
検出された第６図の周期メモリ回路１４４の出力Ｌ４　
ｏｕｔ信号１４９及びタイミング信号１４７、判定回路
１５ノのＤＣＫ出力１５２から到来する水平同期信号の
周期を記憶するのが第２の水平周期メモリ回路４６１で
ある。゛また、こうして記憶された水平周期データ４２
４を入力として、到来する水平周波数ＩＩＩとφＳの関
係を検出し、水平標準モードを示ずＨＭＯＤ信号４００
を判定するのが水平標準モード検出回路４６４である。

［−１Ｍ０Ｄ信号４００は第１図に示したようにＹ−Ｃ
分離回路３８に導かれておｐ、ＨＭＯＤ−“１“の時、
周知のようにｙ−ｃ分離回路３８はライン相関を利用し
てＹ、Ｃ両（Ｍ号の分離を行う（これはコムフィルタと
して周知である）。

一カ、ＨＭＯＤ　＝　”　０　”の場合はＹ、Ｃ分離を
ライン相関を用いて行うと、場合によっては分離が非常
に悪くなる（ＩＨ遅延線上のサンプル点がおｑいに画面
」−ではなれている場合）ため、Ｙ、Ｃ分ＣＩＷは周知
の水平力向のサンプル点同士を使ったＢＰＦにより行う
。このようにｆ（ＭＯＤ信号４００はＹ−（１）離回路
３８の動作を切］Ｑえる＋ａｉノきをする。

水平周祷１メモリ回路４６１の出力４２４は水１′−同
期再生回路４６２に導かれ、この再生回路４６２によっ
て水平ドライブ（Ｍ　＋ｊ（、ｆＨＤ　ｏｕｔ　）３４
を付る。ｆＨＦＢ佃号１信号到来する）Ｌｓイ１１号１
３９号泣３９比較し、ＩＪｒ定の位相関係にない場合、
水平向Ｊ０ｊ再生回路４６２に信号４５８を出力して、
位相を引込むだめの回路が水平位相検出回路４６３であ
る。

以］−１第１７シ１の各ブロック４６１，４６２゜４６
３．４６４をさらに詳しく説明する。

（、）　　水平周ル］メモリ回路４６１Ｌ４ｏｕｔ信号
１４９は減算器４０１に導かれる。

−力、第６図のラッチパルス発生回路１４６からの５Ｒ
６Ｑ１　ｏｕｔ　４？ｒ号１４７は水平周用］メモリタ
イミング発生回路４０８に導かれ、この回路４０Ｂで各
種のタイミング信号４０９，４１０゜４１１が発生され
る。これらのタイミング信号４０９．４１０．４１１は
第６図の判定回路１５１よりのＤＣＫ信号１５２により
制御される。減轡器４０ノの出力４０２は差分検出ダー
ト回路４０５に入力され、その差分値が検出される。

このダート回路４０５は差分値の大きさにより、時定数
切換回路４０３及び制御信号発生ダート回路４１７に制
御信号４０３−１，４０７を供給し、また差分値が零の
場合は加算器４１２にウォーブリング信号４０６を与え
る。時定数切換回路４０３は上記の差分値に従って系の
時定数を制御するよう動作する　時定数切換回路４０３
の出力４０４は、加算器４１２に導かれる。加算器４１
２の他の入力はＭＳＢ側の１１ビツトから成る１６ビツ
トであり、水平周期値メモリ回路４２１の出力４２４と
、水平周期補正メモリ回路４２２（Ｚ）１６ビツトのう
らＬＳＢ　１１１１５ビツトの出力４２３とからなる信
号４２５である。加算６４１２の出力１６ビツトのうち
ＭＳＢ　１４１１１１１ビツトは、切換回路４１５に樽
かれる。９ノ換回路４１５の他の入力にＦｉ１１準水平
周期発生回路４２６の出力４２７が導かれている。水平
周期値が所定の条件を満す値でない場合（例えばＰｏｗ
ｅｒＯＮ時）、水平周期が異常であることを異常１直検
出ケ゛−ト回路４３ノで検出し、水平周期値プリセット
回路４３３に検出１阿号４３２を送る。

水平周期値プリセット回路４２３は信号４３２と共にＨ
８Ｄ　１＝ｉ　月２８０が入力されることによって、制
御信号発生ダート回路４１７に信号４３４を供給する。

これによりダート回路４１７は水平同期値メモリ回路４
２１にプリセットタイミングイ乙号４１９を供給すると
ともに、切換回路４１５に切換椙号４２０を供給し、切
換回路４１５を通してメモリ回路４２１を信号４２７で
与えられる標準水平周期値にプリセットする。

第１８図に水平周期メモリ回路４６ノの具体的回路構成
を示す。第１８図において、水平周期メモリタイミング
発生回路４０８は６段構成のシフトレジスタ４８４　、
　ＡＮＤダート４８５゜ＲＳフリッゾフロップ４９１か
ら構成されている。第２３図には各タイミング信号のタ
イムチャートを示した。

第２３図より理解できるように、ケ°−１４８５はｒ）
（Ｊ（信号１５２が°゛１＃の時、自己リセットｆｉ？
”ｆ　４　Ｂ　７を出し、シフトレジスタ４８４のＱ　
Ｉ’ｌｌ以降の出力は出ないことになる。即ち、差検出
がφＳで士゛３Ｎ以上の値であると周期メモリは何の動
作も行わず、前の状態を保つことを示している。

減算器４０１の出力は８ビツトが有効ビット長となって
おり、その８ビ、ト１３号４７４はデータセレクタ４７
５０Ｂ人力となる。−力、８ビツトの信号４７４のうち
、ＬＳＢ側３ビットの１１号４７３　ｉＩＪ：データセ
レクタ４７５０Ａ入カドなる０さらに＼信号４７４のＭ
ＳＢ　＠１１６ピツトの信号４７２　、　ＬＳＢ側２ビ
ットの信号４７〕は差分検出ダート回、吊４０５に、・
与か力７、両者の差分つまり７威詩身！＋ｙ　ｔｔ　０
７の出力の大きさが（炙出される。差分検出り一゛−１
・回路４０５鉋ておいて、６人力　ＡＮ［）　　ケゝ−
ト　４７９．　６　人力　Ｎｉ５　ｒ也　ケゝ−−ト　
４８０の６出力は、ＯＩＬり゛−ト４Ｂ２に浮かノする
。

０Ｒ）ｆ”−ト４８２の出力４７８６−Ｊ、差分が十″
３”以内の嚇合、“′１″′となり、七゛′３”以上の
値となると０”となる。

データセレクタ４７５の出力４θ４しま１１ビツト４１
Ｎ成となっている。例えば減算器４０ノの出力が＋°゛
２″′の時、へ入力４７３には°’ｏｔｏ”が人力され
て丁パす、０■也ダート４８２の出力４７８は”　ｔ　
”となる。この時ガータセレクタ４７５の出力４０４シ
ー１：　ＭＳＢ側から゛”ＦｌｏｏＯＯＯＯＯＯＩＯ’
となる。−力、（成ｎ、器イ０１の出力が＋゛８”の時
、Ｂ入力４７４には”ＯＯＯ００１０（Ｊ　”が入力さ
れており、０Ｉｌ）ｆ″−ト４８２の出力４７８ば０”
となる。この時データセレクタ４７５の出力４０４は”
０００００１０００００”となる。

即ち、差分（信号４７４）が大きいと後述する系の収束
を早めるべく時定数を小さくシ、差分が小さい場合は系
の安定度を確保するために時定数を大きくしている。従
って水平周期メモリ回路４６ノの収束は早く、シかも一
定の４ｉＫまで収束すると時定数を大きくするため、水
平周期メモＩ）　（Ｍが高性能に得られる。

データセレクタ４７５０出力４０４は加算器４１２に導
かれる。加算器４１２の他の入力は水平周期値メモリ回
路４１２の１１ビツト出力４２４と、５ビツトよりなる
水平周期補正メモリ回路４２２の出力５１４，５７６と
より構成される１６ビツト信号４２５である。内入力４
０４゜４２５はＬＳＢをそろえて加算される。

加Ｊｆｉ４３４７２のウォーブリング人力４０６（加着
器ＬＳＢに１″を加算する）は、差分検出ダート回路４
０５が零を検出した時ＡＮＤダート４８３の出力として
得られるものである。

１６ビツトからなる加算器４１２の出力４７６のうちＭ
ＳＢ側１１ビット５０８は、データセレクタ５０９の８
人力に導かれる。こノ１に引続く３ピツト、５０７　ｉ
ｒ、ｊノに半周期Ｎｌｉ正メモリ回路４２２内のラッチ
５１３に導かれ、寸々ＬＳＢ　ｆｌｌｌｌ　２ビツト←
１、ラッチ５１５に寿かれている。テ゛−タセレクタ５
０９のＡ人力４２７には標準水平周期の植が出力さノ１
ている。即ち、ＮＴＳＣで’１０５４″の値”１（１０
００月１１１０”、ＰＡＬで”’１１９９”の（偵”ｌ
００１０１０ＪＩＩＩ”である。データセレクタ、５０
９の出力５１０はラッチ５１２にン尋かれる。

４１’、　１８図において水平周ｊ４Ｊ１値の異常を検
出する異割値検出ダート回路４３１は予め定められだ崩
〕、四内に周期１面があるか古かを判定するゲート回路
で、Ｎ１’ＳＣでは、周期値が１０２４”〜”１０８８
”１・（にあるか否かを６人力ＡＮＩ）ケ゛−）　５１
７で（炙出する。ＰＡＬにおいては”１．１６０１′〜
“’Ｊ２２４”内にあるか否かをＡＮＤグー）　５１９
−１で（炙出する。周期ｉＴｈ＋４２４が所定の値にな
いとＮＯＲり゛９−ト５２）の出力５２２はｕｌｍとな
り、０Ｒｒ−）　５０３に得かれる。ＯＲケ°−）　５
０１の他力の入力はｌｌ５Ｄ　１凸号２８０である。

シフトレノスタ５０３の入力５０２がｌ”となると、Ａ
ＮＤダート５０４の出力５０５が′１″となり、この出
力５０５はデータセレクタ５０９を開側１する。ＡＮＤ
　ｒ−ト５００はこの時φＳクロックを４９９を出力す
る。このＡＮＤグー’ｒｓｏｏの出力４９９およびシフ
トレソスタ４８４のＱ５出力４９．０は、ＯＲケ０−ト
４９７に嘴、かれる。ＯＲダート４９７の出力４９８は
ラッチ５１２，５１３，５１５のクロ、り人力となる。

ゲート５θ４の出力５０５は捷た、ラッチ５１３をリセ
ットすると共にＯＲゲート４９５を辿してラッチ５１５
をリセットする。−信号４７７とノリツブフロップ４９
ノのＱ出力　４　９　２　　ｉｆ　　ＡＮＤ　　ダ　−
　ト　４９４．ＯＲケ”　　−ト　４９５全通してラッ
チ５１５をリセットする。第２４図に水平周期１直プリ
セット回路のタイムチャートを示す。

（ｂ）　　水平標準モード検出回路４６４第１９図に水
平標準モード検出回路４６４の詳細な回路図を示す。第
１９図において、水平標準モード検出ダート回路４２８
は、水平周期値メモリ回路４２１の出力４２４の飴を検
出し、（票準モードと一゛１１ｊ直せると出力５５０に
°′ｌ″を出力Ｉる。

第２０じζ１にＮｉ’ＳＣ、ＩＩＡＬ、各々に対する（
Ｉ；１７準モードを定、ｒｕ　シたし］を内＼ず。今、
Ｎ−□　の１直を１’ｎ 考えると、・に　２０図の５６０に示すようにＮの値が
”９　（１４”〜Ｉ’　９１６１＋となる入力に対して
＋１へ４０Ｄ−”］　”　（４４票いモード入力を示す
）とし、そｉ１以外ｉ■（ＭＯＤ−”　０　”とする。

、５６ｏは水平周期値メモリ回路４２１の出力を第１８
１ヌ］のラッチ５１２の出ノ月同で示し／ζものである
。すなわち、ラッチ５１２　（１）出力−ｃ　Ｍ、ると
”　１０４８　’　〜”　、１０　ｆｉ　Ｏ”がＨＩＶ
Ｉ（ＪＤ　＝　”　１　”の範囲となる。５６２　、５
６．９は同様にＰＡＬ　ＩｆＣついて示した。ＦＡＩ、
のμ５合、ラッチ５１２の出力で見ると”１１９２”　
〜”１２０８”となる入力に対してｒｌＭＯＤ　＝　”
　ｌ　”となる。

第１９図においてダート、５４０，５４１，５４２が１
＝ＪＴｓｃのＨＦｖｉＯｎを検出するためのものであり
、ケ”−）　５４４，５４５，５４７はＩ）ＡＬ、のＨ
−ＭＯＤを検出するだめのものである。瑛出情弓５５０
はタイミング信号である５Ｒ１２Ｑｓ　ｒ＝号４９３と
ともにＡＮＤケ９−ト５５１に入力され、カウンタ５５
５をリセットすると共にＲＳフリップフロッグ５５８全
セットする。また信号５５０の反転信づは、信号４９３
とともにＡＮｒ）デート５５２に入力芒れ、カウンタ５
５５の入力信号となる。

ＲＳフリップフロップ５５８のリセットはカウンタ５５
５の各人、出力の論理積をとるＮＡＮＤダート５５６の
出力５５７によシ行われる。図示したように積分回路４
３０は、ＨＭＯＤ−“ＯＮとなる人力に対しては水平同
期人力連続８個の積分が成立する必要があり、この積分
によりＨＭＯＤ伯号４信号の安定度を同上している。こ
のため結果的にはＹ−Ｃ分離の安定性が峰保される。

（ｃ）　　水平同期再生回路４６２ 第１７図において、水平同期再生回路４６２は基本的に
は、水平周期値ｌ７１５出力４２４に従って、水平同期
信号を再生する水平同期カウンタ回路４４５を動作させ
、所定の、７’ＨＤ　ｏｕｔ　（８号３４を得るもので
ある。

第２１図に水平同期再生回路４６２の具体的回路構成を
示す。水平カウンタプリセット値演算回＋ｙｈ　４．９
　ｓには第１８図のラッチ５１２の出力４２４と、水平
カウンタｉｌｉ制御財エンコーダ回路４５９の出力４６
０が導かれ、加算器５７０−１で加幻される。エンコー
ダ回路４９５の出力４６０は水平カウンタのカウント数
を制御して水平位相を引き込むだめのデータであり、Ｈ
ｓ伯信号３９とｆｎｐＢ信号１８の位相が一致し、てい
るとオール゛’０”Ｊなる。１１ビツトからなる加算器
５７０−１出力はラッチ５７０−２に導かれ、φ８伯号
に位相同期させられる。うニッチ５７０−２の出力４３
６１．ｒ１１ビットの比較器５７）からなる一致検出回
路４３７に導かれる。比較器５７ノの他の人力は、水平
カウンタ５７２の出力１１ビツトである。比較器５７１
の一致出力４３８はカウンタ５７２のプリセット７Ａｔ
−Ｆ’ＰＴに与えられると同時に、水平ドライブパルス
発主回路４３９内のシフトレジスタ５７６に尋かれる。

シフトレジスタ５７６のＱ、出力５７７はＲＳフリップ
フロッグ５７８をセットする。

シフトレジスタ５７６のＱ１出力４４１はカウンタ５７
２にプリセットがかかったという１Ｈ報を示す信号で、
水平位相検出回路４６３にヘリ、かれる。

水平カウンタ５７２　ｆｄ　ｆｎｏ　ｏｕｔイδ号３４
用のカウンタで、φＳをクロック入力とする１１段のカ
ウンタによシ構成されている。このカウンタ５７２のプ
リセットデータはＮＴＳＣの場合、カウント値にして１
４５”となシ、ＰＡＬで１１６　ｓ　Ｈであり、これら
はグリセットデータ発生回路５７４より与えられる。こ
のプリセット値は、第７図の水平周期検出カウンタ２１
３のプリセット値上９１カウント進んだ値を使用してい
る。

そして５７３のカウント１直はＡＮＤ　ｆ−ト５７３を
通してＴＨＣ信号４４７として取出される。

水平ドライブノやルス発生回路４３９内のＲＳフリップ
フロップ５７８のリセット信号はダート５７９，５８０
，５８１によシ得られる。フリップフロップ５７８の出
力にｆｕｏＩＭ号４４０が得られる。ｆ’Ｈｏ信号４４
０はφＳクロック単位で制御されたドライブノ！ルスで
ある。

第２５図に比較器５７ノの出力４４５．シフトレジスタ
５７６のＱｌ　出力４４ノ、ｆＨＤ信号４４０、及びＮ
’ｌ’８Ｃ、ＰＡＬにおりるカウンタ５７２のカウント
値を示した。

第２６図には一般的なｆＨＤｃｊ号４４０　、　／ＨＦ
Ｂイ８号１　Ｂ　、　ＴＨｃ信号４４７　、　オＪ：ヒ
ｒｔｎ’ｓｃ　、　ＩＪＡＬにおけるカウンタ５２２の
カウント値の概要と位相関係を示した。同図よシ１’Ｈ
Ｃ信号４４７の立ち上シタイミングである８３２カウン
トは、ｆｕｙｍ信号１８の１周期のほぼ中間に位１６シ
ていることが理解できる。

第１８図の水平周期補正メモリ回路４２２の５ビツト出
力（ＭＳＢ側３ピットｓ　７４　、　ＬＳＢ側２ビット
５１６）はデコーダ回路４４８に導かれる。

第２１図１においてデコーダ回路４４８，５９０は５ビ
ット人力３２出力のデコーダで構成される。

デコーダ５９０は５ビツト入力が″０００００＃の時、
第１のデコード出力５８７が′１”となる。また、“０
０００１”の時、第２のデコード出力５８８がｌ　”。

″１１１１１”の時最終デコード出力５８９が”′１″
となる。デコーダ５９０の出力５８１゜５８８、・・・
５８９は選択ケ中−ト回路４４４におけるＡＮＤケ９−
１．５８３　、５８４・・・５８５の一刀の入力となる
。

ｆＩＩＤ侶号４信号は６２個のインバータ列からなるタ
ップ体の水平ドライブパルス遅９．Ｉ＝ｉ　ｌｊ４路４
４２に人力されると同時に、ケ゛〜ト５８３に導かれる
。遅延回路４４２の６２個のインバータ列の総遅延端は
φ８の１周期が望ましく、今φＳとしてＮＴＳＣの場合
を仮定すると総連タル量が７０　ｎ５ｅｃとなり、イン
バータ１段当シの遅延用、は約１　ｎ５ｅｃ程度になる
。遅延回路４４２からは２つのインバータ毎に５Ｆ１２
，５８６のように出力線が出され、各出力が選択ダート
回路４４４におけるＡＮＤグー）　５８３，５８４・・
・５８５の一力の入力に与えられる。ＡＮＤダート５８
３＃５８４、・・・５８５の計３２ビットの出力しよＯ
Ｒゲート５８６１１Ｃｉｌかれ、ＯＲゲート５８６の出
力に／ａＤｏｕｔ信号３４が得られる。

このように、水平周期補正メモリ回路４２２の出力に従
って／ＨＤ伯号信号０を遅延さぜた出力を選択し、Ｊ’
ｕｏｏｕｔ信号３４を１号でいる。この結果、ｆｎＤｏ
ｔ＋ｔイを号３４はφＳクロック単位よυσらに高精度
な分解能が得られることになる。

第２９図は、この効果を１゛ｖ画面上の具体的な・やタ
ーンに対応させて説明するための図である。第２９図（
、）は本来画面上に映されるべき縦線を示す。同図（ｂ
）　ｌｉ：上記水平周期補正を行わないでφ日型ｂｒに
Ｊ°□１）　ｏｕｔ　ｌｉ号、７４が出力される場合の
縦線の表示例を示したものである。

φｇ’＝Ｎ’／ｕ（即ちφＳとｆｕの関係が整数倍の関
係にない場合、例えばＰＡＬの標準１゛日号がそうであ
る）の時、本来表示されるべき縦線（図中破線）２９−
４は実線で示したように表示され、２９−１゜２９−２
．２９−３の点で示したようにφＳ周期の幅のギヤを生
じる。φ８周期はＰＡＬで約５６ｎｓｅｃ。

であるため、このギヤは肉眼で感知されてしまう。この
ギヤを画面上で肉眼の検知限以下にしなければ高品位テ
レビジョン受像機としては十分でない。

本実施例では、このギヤを十分検知限以下にもって行く
ため、上述したように第１８図における水平周期補正メ
モリ回路４４２の出力５１４゜５１６によυ第２１図に
おけるｆＨＤ信号４４０の遅延量を制御することによシ
、水平同期再生の分解能をφＳ単位以下にまで向上させ
ている。

この結果、第２９図（ｃ）に示すようにギヤ成分は同図
（ｂ）に示すものよυ理論的には１／３２　Ｋ減少し、
実用上全く問題とはならなくなる〇（ｄ）　　水平位相
検出回路４６３ 第１７図において、水平位相検出回路４６３は、到来す
る水平同期信号（実際の信号としてはＨｓ信号１３９）
と、ｆｕｒｓ信号１８の位相関係を検出し、検出された
位相情報に従って水平同期再生回路４６２を制御し、結
果的にＨｓ信号１３９と／ＨＰ　ｓ信号１８とを所定の
位相関係にするべく位相引込みを行うだめの回路である
。

この場合、位相の引込みは連続的に、しかも引込み時間
は早く行うよう構成されている。

第２２図に水平位相検出回路４６３の具体的回路構成を
示す。第２２図においてｆｒＫＦＲ信号１８はｈｔｖＢ
検出回路４５０のシフトレジスタ６００に導かれ、ＮＡ
ＮＤゲート６０ノでその立ち上りが噴出される。／’Ｈ
ＦＢ信号１８の立ち上シが４炙出されると、その検出（
ｉｉ号４５）によりＪ’ＨＦＲタイミング発生カウンタ
回路４６３内のｔｔ　Ｓフリップフロップ６０　、？を
セットスル。フリップフロップ６０３のＱ出力６０４は
８段構成のカウンタ６４１のプリセット端子に入力され
る。カウンタ６４１のプリセット佃：ＱまＮＴＳ　Ｃの
場合”　２０　”カウント、ＰＡＬの場合″０２カウン
トとなっており、以下の比較パルスをＮ１’ＳＣ。

ＰＡＬ共用としている。カウンタ６４ノの出力６０５は
比較ノクルス発生回路４５４に樽かれる。

比較・！ルス尤生回路４５４は到来するＩ（ｓ信号１３
９に対するｆＨｒｓ信号１８の各種タイミング信号（比
較・やルス）を発生する。比較パルスは１’Ｐ１．ＴＰ
２・・・ＴＰ６の６種類あシ、図示したようにダート６
０６，６０７，６０８，６０９，６１０゜６１１お上び
ＲＳフリップ７０ツブ６１８，６１９゜６２０．６２１
，６２２よシ作られる。ダート６１ノの出力６１２がＴ
ＰＩであシ、フリップ７０ツゾ６１９の出力６２４がＴ
Ｐ２、フリップフロップ６１８の出力６２３がＴＰ３、
フリッグフロッｆ６２０の出力６２６がＴＰ４、フリッ
プフロップ６２２の出力６２８がＴＰ５、ノリップフロ
ッ！６２ノの出力６２７がＴＰ６である。

第２７図に位相が引込まれた状態のｆＨＦＢ侶号１信号
カウンタプリセットタイミング６０４（ＣＴＲ９ＰＴ　
）、ＨＩ！信号１３９．１’Ｐｉ、ＴＰ２゜ＴＰ３，１
’Ｐ５．ＴＰ６の各タイムチャートをカウンタ６４ノの
カウント値とともに示した。第２７図中カウンタ（ＣＴ
）ｔ９）６４ノのカウンタ値”１０４”〜“’１０８”
は／ＨＦＩＩ伯号１８信号ルス″１”のＪ切間のはＩグ
中１ト１１の°′値を取ったものであり、この位１６に
Ｈａ　藺号１３９が引込まれることになる。

比ｍノｅルス１’　Ｐ　１　、　’Ｉ’　Ｐ　２は図示
したように引込み位ｕｔ、の画側に位置するパルスで、
水平位相が少しずれていることを検知する・やルスであ
ルｏ　Ｔ　Ｐ　、？　＋　１’　Ｐ　４（ｒＪ−ｆｎｖ
ｓ４Ｍ号ｔｊルス”ｌ”ｃ７）中にある図示したような
比１咬パルスで、引込み位置から約クロックφ８で６０
１１／１１Ｍ１度ずれていることを検知するノぐルスで
ある。ＴＰ５．ＴＰ６は例えば１’　Ｖのチャンネル切
換等によシｆＩＩ　Ｆ　Ｂ１６号１８とＨｓ侶信号３９
の位相が大きくけずれていることを検知するパルスであ
り、互いにＴＨＣ伯号信号２２図４４７）のタイミング
で切換えられる。

第２２図において、比較パルスｉ’Ｐ１６１２゜１’Ｐ
２６２４．　ＴＰ２４２５　、　　ＴＰ３６２３．　１
”Ｐ４６２６　。

ＴＰ５６２２　、１’Ｐ６６２７は位相比較回路４５７
に導かれ、ｌｌｓ　（８号１３９との位相比較、検出が
行われる。ＴＰ、９６２３　、１”Ｐ４６２６　、ＴＰ
５６２２．　ＴＰ６６２７は４ビツトから成るラッチ６
２９に導かれる。ラッチ６２９のクロックにはＨＩＴ　
１ｇ号１３９が得かれている。

う、チロ２９の出力には、例えばＴ　Ｐ　３が１”の時
ＩＩ８　信号１３９が入力される（ＴＰ３内に１−１　
！＋が存在する状態）とＰＩ−８１Ｌｊ号５９４が“］
″となる。このように比較パルス’Ｉ’　Ｐ　、３　。

ＴＰ、４．ＴＰ５．ＴＰ６内にＨｓ信号１　、？　９が
到来すると比較パルス入力に従ったラッチ６２９の出力
が１”と々る。各比較パルスに対応するラッチ６２９の
出力をＰＴ−８信号、５９４　、　ＰＩ＋８悄号、信号
９３　、ＰＩ＋３２化号５９１　、　ＰＩ−３２信号５
９２と′する。これらの信号のザフィックス−８、＋８
　、　＋３２　、−３２は交０５するラッチ出力が１″
の時の、第２１図の水平同期カウンタ５７２のカウント
値の制イ叶値を示している。

例えばＰ　Ｉ　＋３２信号５９１は水平回期カウンタ５
７２のプリセットタイ７プを：３２カウント分遅らすこ
とにより位相引込みを行うだめの信号となる。第２２図
において、ラッチ６２９のリセット端子には第２１のフ
リップ７０ツブ５７６からの５Ｒ１３Ｑ＋信号４４１が
人力されており、水平開Ｊｌ、ＩＩカウンタ５７２にプ
リセットがかかる毎にラッチ６２９Ｖまクリアされる。

１−Ｊ１望の位相に近い比軟ノ！ルスＴＰＩ　　６１２
　、ＴＰ２６２４は引込みの安定度を確保するため、Ｔ
Ｐ３．１’Ｐ４゜ＴＰ５．ＴＰ６の場合とは別に取扱わ
れる。’Ｉ’ＰＩパルス６１２はＨｓ　情月１３９とと
もにＡＮＩ）ケ９−トロ　、？　０に人力さね、ケ゛−
１・６３０の出力は２段構成のカウンタ６３２に２．す
７かれる。カウンタ６３２のリセット端子戸にに１寵弓
１８の論理出力が導かれている。ケ゛　ｂ６３３を通し
てフリッゾフロッｆ６３４をセットし、５Ｒ１３Ｑ＋信
号６４０でリセットすると、ＰＩ−２イ６号５９６が得
られる。即ち、）Ｉｓ　１ノ号１３９がＴＰＩ信号６１
２の中に連続し７て４回存在すると、制岬信号ｐｉ−２
が得られる。Ｔ　Ｐ　、？　毎号６２４についても全り
１ＩＴ１様に、フリップフロップ６３９の出力からＩ）
Ｉ＋２ＡＭ号５９５がイ＜ｊられる。

第２１図において位相比較回路４５７の出カＩ’Ｉ−２
伯号５９６、ｐｘ＋ｓｚｓ号５９５、ＰＩ−８信号５９
４、ＰＩ＋８信け５９３、ＰＩ−３２信号５９２、ｐＩ
＋３２信号５９１は水平カウンタ制御　ｌ！ｌエンコー
ダ回路４５９に４１かれる。このエンコーダ回路４５９
は図示の如く列えばＰＩ＋３２信＋ｉ５９ノが”１″の
時、＋３２の値を示す”０Ｊ０００００”を出力し、Ｐ
Ｉ−３２信号、り９２が６１＃の時、出力４６０に−３
２の値を示す’　１１０００００“を出力する。そして
エンコーダ４５９の出力４６０シｊ１、水平カウンタプ
リセット値演算回路４３５内の加初−器５７０に導かれ
る。

（垂直カウントダウン回路） 第１図における垂直カウントダウン回路３６は第２８図
に示したように、垂直再生回路３６−１とＨ８信号１．
９９が映出されているか否かを判定する同期確立判定回
路３６−２とより（’ｆ４成される。垂直再生回路３６
−１については、公知文献：特開昭５５−１５９６７３
月公報１−垂直同期回路」において基本的な回路例が詳
細に述べられているので参照されたい。本発明の実施例
における垂直再生回路３６−１は上記公知文献の一部を
変更すればよい。この変更部分につき述べると、第２８
図におけるカウンタ６５１，１３＋６５３は」二記公知
文献の弔４図中の１０　、１２に相当するイ′■々２段
摺或のノノウンタである。本実施例においてｌ：　Ｑｓ
　６１．：ｉ号６．５０をカウンタ６５）の入力クロッ
クとし、カウンタ６５１のＱ２出力６５２をカウンタ６
５３の入力とし、カウンタ６５３から２・７’Ｈの信号
を得る。また、カウンタ６５ノのリセット人力−，５Ｒ
ｂ り、カウンタ６５３のリセット人力９：Ｉ：　Ｓ　Ｒ］
　３Ｑ　＋１Ｄ　”ｊ　＋　ｌこｅ＋ｑｅｔ、　１　　
（、Ｊｚ記公知文献の第４図参照）となる。１だ、上記
公知文献におけるＣ８の代りにＣ３Ｖｌｉ　１−ｉ’　
１２６を使用ずノ１ばよい。第２８図のｆＶ　ｏ　ｏ　
ｕ　を信号３７が垂直ドライブ爲号であるｏ　、ｆＶｎ
　（ｌＬＩｔ　Ｉｓ　−’ｉ　、９７は、カウンタ６６
ｏＫｍかれる。カウンタ６６０のリセット人力ｔよｒｂ
情信号３９となっている。ＩＬ　Ｓフリップフロップ６
６３は同期４１′ｍｌ立の利足状態を記憶するもので、
）−Ｉｓ　１ｇ号６６２でセットされ、ＮＡＮｒ）　）
１″′−トロ６ノの出力でリセットされる。即ち、ｆｖ
Ｄｏｕｔ信号１周期のうちにＨｓ信号１３９が１個以上
出力されると、同期が確立していると判定され、フリッ
プフロップ６６３のＱ出力が′１″となる。乙のＱ出力
はシフトレジスタ６６５で４８１１１号に回期され、ン
フトレノスタ６６５の出力からｒ（ＳＤ信号２８０が得
られる。即ち、同期が確立しているとＨ８Ｄ＝　”　１
　”となる。火陥には、フリップフロップ６６３のＱ出
力は図示したようにＲ８］８Ｑ　＋ｆｖＤｏｕｔ−Ｑ１
４１のようにＯＲを取られ、信号６６４とし、てシフト
レジスタ６６５に導かれる。信号６６４はＨｓＤの２垂
直期間に１回の割合で前記フランジ回路１９を初期状態
とするだめの４．）号となる。

【図面の簡単な説明】

図は本発明の一実施例を説明するだめのもので、第１図
はデジタルＴＶ受像機の要部のブロック図、第２図は同
実施例中に示す回路の表記方法を説明するための図、第
３図および第４図は同実施例の動作を説明するためのＡ
ＤＣのダイナミックレンジおよびビデオ信号波形図、第
５図はＰＬＬＮ路の原用１を説明するだめのバースト波
形図、ｌｌ−１も６図は同期検出・タイミング発生回路
のブロック図、第７図は同期分離回路および水平位相検
出回路４１６の具体的回路図、第８図〜第１０１奨１Ｇ
、第７図の動作を示すタイムチャート、第１１図はバー
ストフラッグ・円７■、・フランジ用タイミング発生１
川路の具体的回路図、第１２図は第１１図の動イ′Ｆを
示すタイムチャート、第１３図は］゛フタル４２フ１回
路の具体的回路図、第１４図ばＩ）１．Ｌ市＋１　ｒ１
１１回路のブロック図、第１５図はＰＬＬ制御回路の具
体的回路図、第１６図は第１５図の動作を示すタイムチ
ャート、第１７図は水平カウントダウン回ｈ１のブロッ
ク図、第１８１５５１は水平周ｊすｊメモリ回品の具体
的回路図、第１９図は水平標準モード検出回路の具体的
回路図、第２０ン１は第１９図の動作を説りＪするため
の図、第２１図は水平同期再生回路の具体的回路図、第
２２図は水平位相検出回路の具体的回路図、第２３図お
よび第２４図は第１８図の動作を示すタイムチャート、
第２５図および第２６図は第２１゛図の動作を示すタイ
ムチャート、第２７図は第２２図の動作を示すタイムチ
ャート、第２８図は垂直カウントダウン回路の回路図、
第２９図は第２１図の動作を説明するだめの図である。 Ｊ　１（ＤＶＳ）　・−ｆジル　ルビチオ信号、’　８
（Ｊ’１ｌＦＢ）・・・水平フライバック信号、２７・
・・同期検出・タイミング発生回路、３２・・・水平カ
ウントダウン回路１．？　４（Ｉｎｎｏ吋）・・・水平
ドライブ信号、１　ｓ　９（Ｈ！］）・・・水平同期検
出信号、１４４・・・第１の水平周期メモリ回路、１５
ノ・・・判定回路、１５２（ＤＣｔＯ・・・判定信号、
４６）・・・第２の水平周期メモリ回路、４６２・・・
水平位相検出回路、４６２・・・水平同期再生回路。

Claims (4)

【特許請求の範囲】
1. （１）　　ビデオ信号をデジタル化した後、信号処理を
   行うデジタルテレビジョン受像機において、デジタルビ
   デオ信号から水平同期信号を検出する手段と、この手段
   によシ得られる水平同期信号の連続した複数周期分の水
   平周期値を所定の基準クロック周期精度のデジタル値と
   して記憶する第１の水平周期メモリ回路と、このメモリ
   回路内の各周期値の差が所定値以内にあるか否かを判定
   する判定回路と、この判定回路の出力により制御され前
   記第１の水平周期メモリ回路からの複数周期分の水平周
   期値を平均化した水平周期値と、これに対する補正値と
   を出力する第２の水平周期メモリ回路と、前記水平同期
   検出信号と水平フライバック信号との位相を比較検出す
   る水平位相検出回路と、この水平位相検出回路の出力と
   前記第２の水平周期メモリ回路からの平均化された水平
   周期値とにノルき前記基準クロック周期の精度の第１の
   水平同期再生信号を再生するとともに、この第１の水平
   同期再生信号を前記第２の水平同期メモリ回路からの補
   正値に従って前記基準クロック周期以下の精度で補正し
   た第２の水平同期再生信号を水平ドライで信号として出
   力する水平同期再生回路とを１希えたことを特徴とする
   デジタルテレビジョン受１象機。
2. （２）水平同期信号を検出する手段は、デジタルビデオ
   信号から腹合同期信号を分離する手段と、この複合同期
   信号の各・やルスの前縁でカウントを開始しカウント１
   面が所定ｊ直に達する毎に一第１の水平同期検出信号を
   発生する手段と、この第１の水平同期検出信号のうち所
   定の周期で連続して発生される信号を第２の水平同期検
   出信号として選択して出力する手段とを含むものである
   ことを特徴とする特許請求の範囲第１項記載のデジタル
   テレビジ、７受１ｆＪ４ｍ。
3. （３）　　前記基準クロックはビデオ信号をデジタル化
   する際のサンプリングクロックと同一クロックであるこ
   とを特徴とする特許請求の範囲第１項記載のデジタルテ
   レビジョン受像機。
4. （４）水平同期再生回路は、第１の水平同期再生信号を
   入力とするタップ付遅延回路と、この遅延回路の１つの
   タップ出力を第２の水平周期メモリ回路からの補正値に
   従って第２の水平周期再生信号として選択するダート回
   路とを含むものであることを特徴とする特許請求の範囲
   第１項記載のデジタルテレビジョン受像機。