JPS5922318B2 - multiple control storage - Google Patents
multiple control storageInfo
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- JPS5922318B2 JPS5922318B2 JP51042138A JP4213876A JPS5922318B2 JP S5922318 B2 JPS5922318 B2 JP S5922318B2 JP 51042138 A JP51042138 A JP 51042138A JP 4213876 A JP4213876 A JP 4213876A JP S5922318 B2 JPS5922318 B2 JP S5922318B2
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- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明は制御記憶により制御される情報処理装置に係わ
ク、特に多重制御記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information processing device controlled by control storage, and particularly to a multiple control storage device.
制御記憶により制御される情報は情報処理全体の動作を
決定するもので特に高い信頼性が要求されている。従来
はエラー修正回路により1ビットエラーの修正及び2ビ
ット以上のエラーの検出、または複数回読出しを繰ク返
しエラーが固定的であればそこで中断してしまうか、ま
たは、メモリ装置等の補助記憶装置に切わ換えて正しい
内容を読み出す等の手段がとられていた。この様な従来
技術では複数ビットの誤まわが検出された場合修正する
手段がなく、また、メモリその他の補助記憶手段に切わ
換えてそこから正しい制御情報を読み出してくる為性能
面で問題があつただけでなく補助記憶装置も1つしか用
意されていない為、その補助記憶装置でも誤わが検出さ
れると処理装置を中断させる為信頼性の面でも欠点があ
つた。The information controlled by the control memory determines the operation of the entire information processing and is required to have particularly high reliability. Conventionally, an error correction circuit corrects a 1-bit error and detects an error of 2 or more bits, or repeats reading multiple times and interrupts if the error is fixed, or uses auxiliary storage such as a memory device. Measures were taken, such as switching the device to read out the correct content. In such conventional technology, there is no means to correct when multiple bit errors are detected, and there are performance problems because the correct control information is read from memory or other auxiliary storage means. In addition to being overheated, since only one auxiliary storage device was provided, if an error was detected in that auxiliary storage device, the processing unit would be interrupted, resulting in a drawback in terms of reliability.
本発明は特に高い信頼性及び性能が要求される情報処理
装置に対処する為の装置を提供するものである。The present invention provides a device for handling information processing devices that particularly require high reliability and performance.
即ち、同じマクロプログラム、ナノプログラムまたはマ
イクロプログラムを記憶した複数個の制御記憶の内から
常に正しい内容の出力を指示回路で指定することにより
誤訂正回路等の手段を使用する事なく、また他の補助記
憶等に切り換える事による性能の低下を来すことなく制
御記憶装置を実現することを目的としている。In other words, by using an instruction circuit to always specify the output of the correct content from among a plurality of control memories storing the same macro program, nano program, or micro program, there is no need to use means such as an error correction circuit, or other methods can be used. The purpose is to realize a control storage device without deteriorating performance due to switching to auxiliary storage or the like.
本発明はアドレスレジスタ及び、該アドレスレジスタに
格納されたアドレス信号により指示され読み出される複
数の記憶位置に同一の内容を記憶した複数の制御記憶群
又は一の制御記憶からなる記憶手段及び、指定する選択
信号により前記複数の記憶位置の1つを選択する選択手
段及び、前記アドレス信号と前記選択信号とにより前記
記憶手段から読み出された内容の正誤判断を行なう正誤
判断回路を含み、前記読み出された内容に誤bがあると
き、前記選択信号を変更して前記内容と同一の内容を記
憶した再び他の記憶位置から読み出し正誤判断を行なう
ようにした構成である。The present invention relates to an address register, a storage means comprising a plurality of control memory groups or one control memory storing the same contents in a plurality of memory locations designated and read out by an address signal stored in the address register, and The reading apparatus includes a selection means for selecting one of the plurality of storage locations in response to a selection signal, and a correctness determination circuit for determining whether the content read from the storage means is correct or incorrect based on the address signal and the selection signal. If there is an error b in the stored content, the selection signal is changed and the same content is read out again from another storage location to determine whether it is correct or incorrect.
本発明によれば制御記憶指示回路とアドレスレジスタで
選択されたある制御記憶の出力で誤まクが検出されると
制御記憶指示回路が他の正しい制御記憶内容を持つた制
御記憶を選択出来る様に動作し、処理を中断させること
なく常に正しい制御記憶がアクセス出来る。次に本発明
の一実施例について図面を用いて説明する。According to the present invention, when an error is detected in the output of a control memory selected by the control memory instruction circuit and the address register, the control memory instruction circuit can select another control memory having correct control memory contents. The correct control memory can always be accessed without interrupting processing. Next, one embodiment of the present invention will be described using the drawings.
第1図は本発明の構成図、第2、第3図は本発明で構成
された制御記憶装置の実施例である。FIG. 1 is a block diagram of the present invention, and FIGS. 2 and 3 are embodiments of a control storage device constructed according to the present invention.
第1図を用いて本発明の多重制御記憶装置の一般的構成
を説明する。複数個の制御記憶10を含む記憶手段9は
、制御記憶アドレスレジスタ14で同時に読出しアドレ
スが指定される。The general configuration of the multiple control storage device of the present invention will be explained using FIG. In the storage means 9 including a plurality of control memories 10, read addresses are simultaneously designated by the control storage address register 14.
指示回路13の内容で指示される制御記憶の出力を出力
選択回路11を介して正誤判断回路12に接続する。正
誤判断回路12の出力を指示回路13に接続して、指示
回路が常に正しい制御記憶が選択出来る様に動作させる
。指示回路13の実現方法は種々考えられるが第2図で
は計数器と表示器を組み合わせた一実施例を、第3図は
計数器とマルチプレクサーを組み合わせた一実施例を示
している。次に第2図を参照して動作説明を行なう。The output of the control memory instructed by the contents of the instruction circuit 13 is connected to the correctness judgment circuit 12 via the output selection circuit 11. The output of the correctness judgment circuit 12 is connected to the instruction circuit 13, and the instruction circuit is operated so that the correct control memory can always be selected. There are various possible ways to implement the instruction circuit 13, but FIG. 2 shows an example in which a counter and a display are combined, and FIG. 3 shows an example in which a counter and a multiplexer are combined. Next, the operation will be explained with reference to FIG.
制御記憶アドレスレジスタ21により複数個の制御記憶
20を同時にアクセスすると表示器25で指定された制
御記憶の出力だけが有効となb1この読み出された内容
は、0Rゲート23を介して正誤判断回路22で制御動
作の継続が可能か否かのチエツクが行なわれる。When a plurality of control memories 20 are simultaneously accessed using the control memory address register 21, only the output of the control memory specified on the display 25 is valid. At step 22, a check is made as to whether the control operation can be continued.
この正誤判断回路で誤りが検出されると、その信号が計
数器24に送ら担計数器の内容がプラス1増加される。
この計数器24のビツト数は制御記憶を幾つ用意するか
により決められる。When an error is detected in this correct/incorrect judgment circuit, the signal is sent to the counter 24 and the contents of the counter are incremented by one.
The number of bits in this counter 24 is determined by how many control memories are prepared.
通常の計数器は、エンコードされた形式になつている為
、計数器の出力は表示器25に接続されこの表示器でデ
コードされた形に変換される。Since a normal counter is in an encoded format, the output of the counter is connected to a display 25 and converted into a decoded format by this display.
この表示器の出力は複数個の制御記憶の内から1つを選
択する為に使うもので第2図の例では制御記憶の読出し
出力を有効にするか否かの判定に使つている。この様に
制御処理動作開始時点では第1番目の制御記憶が選択さ
れそこから読み出された制御記憶内容により制御動作が
行われるがその制御記憶内容に誤まりがあれば制御記憶
が順番に表示器で切り換えられて制御記憶内容が得られ
る迄連続して繰り返される。The output of this display is used to select one of a plurality of control memories, and in the example shown in FIG. 2, it is used to determine whether or not to enable the read output of the control memory. In this way, at the start of the control processing operation, the first control memory is selected and the control operation is performed according to the control memory contents read from there, but if there is an error in the control memory contents, the control memories are displayed in order. This is repeated continuously until the control memory contents are obtained.
この場合2個の制御記憶を指定jした場合、各々対応し
た正誤判断回路を必要とする。In this case, if two control memories are specified, respective correctness judgment circuits are required.
この場合複数個の制御記憶の同じアドレスの内容が誤ま
つている確率は、制御記憶の数が多いほど少なくなb、
希望する信頼性とコストの関係で制御記憶の数は決定す
ればよい。In this case, the probability that the contents of the same address in multiple control memories are incorrect decreases as the number of control memories increases.
The number of control memories may be determined depending on the desired reliability and cost.
第3図は表示器を制御記憶の出力側に接続した場合の一
実施例であるが本発明が通常の制御処理動作と並行に制
御記憶の診断が行なえるという長所も持つていることを
この図を参照して説明する。FIG. 3 shows an example in which a display device is connected to the output side of the control memory, and this shows that the present invention also has the advantage of being able to diagnose the control memory in parallel with normal control processing operations. This will be explained with reference to the figures.
制御記憶アドレスレジスタ31により複数個の制御記憶
30が同時にアクセスされ読み出された出力は、2つの
マルチプレクサ34,35に接続され片方のマルチプレ
クサーのゲート選択には、計数器32の出力が接続され
、計数器32の内容−で複数の制御記憶30の出力の内
から1つが選択され、その出力が正誤判断回路36に接
続される。正誤判断回路36の出力以降の動作は、第2
図を参照した説明の通りである。第3図の例では、計数
器32の出力が加算器33に接続されマルチプレクサ3
5のゲート選択にはマルチプレクサ34より常に1多い
値が入力され通常の制御処理が第1番目の制御記憶の出
力で制御されている時第2番目の制御記憶の内容が予期
診断回路37で診断出来るという特長をもつている。The outputs of a plurality of control memories 30 accessed and read out simultaneously by the control memory address register 31 are connected to two multiplexers 34 and 35, and the output of the counter 32 is connected to the gate selection of one of the multiplexers. , the contents of the counter 32 - one of the outputs of the plurality of control memories 30 is selected, and the output is connected to the correct/incorrect judgment circuit 36 . The operation after the output of the correct/incorrect judgment circuit 36 is based on the second
This is as explained with reference to the figures. In the example of FIG. 3, the output of the counter 32 is connected to the adder 33 and the multiplexer 3
A value 1 more than the multiplexer 34 is always input to gate selection No. 5, and when normal control processing is controlled by the output of the first control memory, the contents of the second control memory are diagnosed by the anticipation diagnosis circuit 37. It has the advantage of being possible.
以上説明した様に情報処理関係の装置に本発明の多重制
御記憶装置を採用することにより高い信頼性の装置を実
現することが出来るが本発明は、実施例に示した応用例
に捕われることなく制御記憶指示回路をリングカウンタ
ー、シフトカウンター等で実現することも出来、巾広い
応用が可能である。As explained above, by employing the multiplex control storage device of the present invention in an information processing-related device, a highly reliable device can be realized; however, the present invention is limited to the application examples shown in the embodiments. Instead, the control storage instruction circuit can be realized with a ring counter, shift counter, etc., allowing a wide range of applications.
本発明は実施例で説明したように構成することにより制
御記憶により制御される情報処理装置に於いて制御記憶
の誤りにより処理を中断させたわ処理速度を低下させる
ことなく高信頼性情報処理装置が提供できる。By configuring as described in the embodiments, the present invention provides a highly reliable information processing apparatus that can prevent processing from being interrupted due to an error in the control memory in an information processing apparatus controlled by control memory, without reducing the processing speed. can be provided.
な訃本実施例では、同一の記憶内容を読み出すために同
一のアドレス信号を使用したが、別のアドレス信号を用
いてもよい。In this embodiment, the same address signal is used to read out the same storage content, but different address signals may be used.
第1図は本発明による制御記憶装図の構成プロツク図、
第2、第3図は実施例を示したプロツク図である。
9・・・・・・記憶手段、10・・・・・・制御記憶、
11・・・・・・出力選択回路、12・・・・・・正誤
判断回路、13・・・・・・指示回路、14・・・・・
・制御記憶アドレスレジスタ、20・・・・・・制御記
憶、21・・・・・・制御記憶アドレスレジスタ、22
・・・・・・正誤判断回路、23・・・・・・0Rゲー
ト、24・・・・・・計数器、25・・・・・・表示器
、30・・・・・・制御記憶、31・・・・・・制御記
憶アドレスレジスタ、32・・・・・・計数器、33・
・・・・・加算器、34・・・・・・マルチプレクサー
(選択回路)、35・・・・・・マルチプレクサー 3
6・・・・・・正誤判断回路、37・・・・・・予期診
断回路。FIG. 1 is a block diagram of a control storage device according to the present invention;
2 and 3 are block diagrams showing an embodiment. 9... Storage means, 10... Control memory,
11... Output selection circuit, 12... Right/wrong judgment circuit, 13... Instruction circuit, 14...
・Control memory address register, 20... Control memory, 21... Control memory address register, 22
....correctness judgment circuit, 23 ....0R gate, 24 ....counter, 25 ....display device, 30 ....control memory, 31... Control storage address register, 32... Counter, 33.
... Adder, 34 ... Multiplexer (selection circuit), 35 ... Multiplexer 3
6... Correctness judgment circuit, 37... Anticipatory diagnosis circuit.
Claims (1)
指示され読み出される複数の記憶位置に同一の内容を記
憶する記憶手段と、指定する選択信号により前記記憶手
段10から並行して読み出された複数の記憶内容のうち
1つを選択する唯一の選択手段と、前記アドレス信号と
前記選択信号とにより前記記憶手段から読み出された内
容の正誤判断を行なう正誤判断回路とを含み、前記読み
出された内容に誤りがあるとき前記選択信号を変更して
再び前記内容と同一の内容を記憶した他の記憶位置から
読み出し正誤判断を行なうようにしたことを特徴とする
多重制御記憶装置。[Scope of Claims] 1. An address register, a storage means for storing the same contents in a plurality of storage locations designated and read out by an address signal stored in the address register, and a storage means 10 for storing the same contents in a plurality of storage locations designated and read by an address signal stored in the address register, a sole selection means for selecting one of a plurality of memory contents read out in parallel; and a correctness determination circuit for determining whether the contents read from the storage means are correct or incorrect based on the address signal and the selection signal. characterized in that when there is an error in the read content, the selection signal is changed and the readout is again performed from another storage location that stores the same content as the content to determine whether it is correct or incorrect. Multiple control storage.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51042138A JPS5922318B2 (en) | 1976-04-14 | 1976-04-14 | multiple control storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51042138A JPS5922318B2 (en) | 1976-04-14 | 1976-04-14 | multiple control storage |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS52125242A JPS52125242A (en) | 1977-10-20 |
JPS5922318B2 true JPS5922318B2 (en) | 1984-05-25 |
Family
ID=12627566
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51042138A Expired JPS5922318B2 (en) | 1976-04-14 | 1976-04-14 | multiple control storage |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5922318B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0659002U (en) * | 1993-02-04 | 1994-08-16 | 神沢鉄工株式会社 | Saw blade fixing device for saw |
JPH0979247A (en) * | 1995-09-08 | 1997-03-25 | Takeshi Kameyama | Locking for screw |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5538609A (en) * | 1978-09-04 | 1980-03-18 | Nec Corp | Error recovery processing system for read-only memory |
JPS58213349A (en) * | 1982-06-07 | 1983-12-12 | Nec Corp | Information processor |
-
1976
- 1976-04-14 JP JP51042138A patent/JPS5922318B2/en not_active Expired
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0659002U (en) * | 1993-02-04 | 1994-08-16 | 神沢鉄工株式会社 | Saw blade fixing device for saw |
JPH0979247A (en) * | 1995-09-08 | 1997-03-25 | Takeshi Kameyama | Locking for screw |
Also Published As
Publication number | Publication date |
---|---|
JPS52125242A (en) | 1977-10-20 |
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