JPS59219007A - Ｍｏｓ増幅回路 - Google Patents
Ｍｏｓ増幅回路Info
- Publication number
- JPS59219007A JPS59219007A JP58092268A JP9226883A JPS59219007A JP S59219007 A JPS59219007 A JP S59219007A JP 58092268 A JP58092268 A JP 58092268A JP 9226883 A JP9226883 A JP 9226883A JP S59219007 A JPS59219007 A JP S59219007A
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- JP
- Japan
- Prior art keywords
- amplifier circuit
- conductivity type
- mo3fet
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）で構成された増幅回路に関するもので、例
えば、負帰還型増幅回路を構成するものに有効な技術に
関するものである。
ランジスタ）で構成された増幅回路に関するもので、例
えば、負帰還型増幅回路を構成するものに有効な技術に
関するものである。
本願発明者は、第１図に示されているようなＭＯ８増幅
回路を開発した。このＭＯ５増幅回路においては、差動
増幅ＭＯ３ＦＥＴＱ３．Ｑ４の共通ソースに、上記ＭＯ
３ＦＥＴＱ３．Ｑ４に対するバイアス電流を形成するた
めのＭＯ３ＦＥＴＱ５が設けられている。このＭＯ３Ｆ
ＥＴＱ５のゲートには、ＭＯ３ＦＥＴＱＩ １．Ｑｌ
２で形成された電源電圧ＶＤＤの分圧電圧が印加されて
いる。
回路を開発した。このＭＯ５増幅回路においては、差動
増幅ＭＯ３ＦＥＴＱ３．Ｑ４の共通ソースに、上記ＭＯ
３ＦＥＴＱ３．Ｑ４に対するバイアス電流を形成するた
めのＭＯ３ＦＥＴＱ５が設けられている。このＭＯ３Ｆ
ＥＴＱ５のゲートには、ＭＯ３ＦＥＴＱＩ １．Ｑｌ
２で形成された電源電圧ＶＤＤの分圧電圧が印加されて
いる。
このように電源電圧ＶＤＤを分圧した電圧であるため、
電源電圧ＶＤＤの変動に従って上記バイアス電流も変動
してしまう。このため、ＭＯ３増幅回路の電源電圧依存
性が大きくという欠点がある。
電源電圧ＶＤＤの変動に従って上記バイアス電流も変動
してしまう。このため、ＭＯ３増幅回路の電源電圧依存
性が大きくという欠点がある。
そこで、本願発明者は更に第２図に示されているような
ＭＯ５＃！Ｉ幅回路を考えた。このＭＯ３増幅回路にお
いては、差動対ＭＯ３ＦＥＴＱ３．Ｑ４に供給するバイ
アス電流を形成するためのＭＯ３ＦＥＴＱ５のゲートに
、シリコンバンドギャップを利用した安定化電圧が供給
されている。しかし、このＭＯ５増幅回路では、シリコ
ンバンドギャップを利用した定電圧を形成するために、
Ｐ＋ゲートで構成されたダイオード形態のＭＯ３ＦＥＴ
Ｑ１６と、このＭＯ３ＦＥＴＱＩ ６にそのゲートが共
通接続されたＮ＋ゲグーのＭＯ３ＦＥＴＱ１５と、その
ソースに設けられた抵抗手段として（７）ＭＯ３ＦＥＴ
ＱＩ ７と、これら（７）ＭＯ３ＦＥＴＱ１５．Ｑｌ６
にバイアス電流を流すための電流ミラー形態とされたＭ
Ｏ３ＦＥＴＱ１３．Ｑｌ４とが必要となるので、素子数
が多（なるという欠点が生じる。なお、Ｐ＋ゲートのＭ
ＯＳ Ｆ ＥＴとは、Ｐ型不純物がドープされたポリシ
リコン層によって構成表れたゲート電極を持つＭＯＳＦ
ＥＴであり、Ｎ＋ゲグーのＭＯＳＦＥＴとは、Ｎ型不純
物がドープされたポリシリコン層によって構成されたゲ
ート電極を持つＭＯＳＦＥＴである。
ＭＯ５＃！Ｉ幅回路を考えた。このＭＯ３増幅回路にお
いては、差動対ＭＯ３ＦＥＴＱ３．Ｑ４に供給するバイ
アス電流を形成するためのＭＯ３ＦＥＴＱ５のゲートに
、シリコンバンドギャップを利用した安定化電圧が供給
されている。しかし、このＭＯ５増幅回路では、シリコ
ンバンドギャップを利用した定電圧を形成するために、
Ｐ＋ゲートで構成されたダイオード形態のＭＯ３ＦＥＴ
Ｑ１６と、このＭＯ３ＦＥＴＱＩ ６にそのゲートが共
通接続されたＮ＋ゲグーのＭＯ３ＦＥＴＱ１５と、その
ソースに設けられた抵抗手段として（７）ＭＯ３ＦＥＴ
ＱＩ ７と、これら（７）ＭＯ３ＦＥＴＱ１５．Ｑｌ６
にバイアス電流を流すための電流ミラー形態とされたＭ
Ｏ３ＦＥＴＱ１３．Ｑｌ４とが必要となるので、素子数
が多（なるという欠点が生じる。なお、Ｐ＋ゲートのＭ
ＯＳ Ｆ ＥＴとは、Ｐ型不純物がドープされたポリシ
リコン層によって構成表れたゲート電極を持つＭＯＳＦ
ＥＴであり、Ｎ＋ゲグーのＭＯＳＦＥＴとは、Ｎ型不純
物がドープされたポリシリコン層によって構成されたゲ
ート電極を持つＭＯＳＦＥＴである。
この発明の目的は、素子数を増加させることなく、電源
電圧依存性の改善を図ったＭＯ３増幅回路を提供するこ
とにある。
電圧依存性の改善を図ったＭＯ３増幅回路を提供するこ
とにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、シリコンバンドギャップを利用して定電圧を
形成するＭＯＳ Ｆ ＥＴと、差動増幅回路を構成する
定電流源ＭＯ３ＦＥＴとを共通化することによって、素
子数の削減と電源電圧依存性を軽減とを達成するもので
ある。
形成するＭＯＳ Ｆ ＥＴと、差動増幅回路を構成する
定電流源ＭＯ３ＦＥＴとを共通化することによって、素
子数の削減と電源電圧依存性を軽減とを達成するもので
ある。
第３図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知の０ＭＯ３（相補型ＭＯ
３）集積回路の製造技術によってシリコンのような半導
体基板上において形成される。
る。同図の各回路素子は、公知の０ＭＯ３（相補型ＭＯ
３）集積回路の製造技術によってシリコンのような半導
体基板上において形成される。
特に制限されないが、差動増幅ＭＯ３ＦＥＴＱ３、Ｑ４
は、ｎチャンネルＭＯ３ＦＥＴにより構成される。そし
て、それぞれのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ３ 。
は、ｎチャンネルＭＯ３ＦＥＴにより構成される。そし
て、それぞれのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ３ 。
Ｑ４のドレインにはＭＯ３ＦＥＴＱＩ、Ｑ２が接続され
る。このＭＯ３ＦＥＴＱＩ、Ｑ２は、アクティブ負荷を
構成するように電流ミラー形態に接続される。この実施
例では、ＭＯ３ＦＥＴＱＩがダイオード形態とされてい
るので、ＭＯ３ＦＥＴＱ２側から出力信号が得られる。
る。このＭＯ３ＦＥＴＱＩ、Ｑ２は、アクティブ負荷を
構成するように電流ミラー形態に接続される。この実施
例では、ＭＯ３ＦＥＴＱＩがダイオード形態とされてい
るので、ＭＯ３ＦＥＴＱ２側から出力信号が得られる。
したがって、差動増幅ＭＯ３ＦＥＴＱ３のゲートは、非
反転入力端子（＋）とされ、差動増幅ＭＯ３ＦＥＴＱ４
のゲートは、反転入力端子（−）とされる。
反転入力端子（＋）とされ、差動増幅ＭＯ３ＦＥＴＱ４
のゲートは、反転入力端子（−）とされる。
この実施例では、上記増幅ＭＯ３ＦＥＴＱ３゜Ｑ４に動
作バイアス電流を流す定電流源として、次の回路が用い
られる。すなわち、Ｐ＋ゲートで構成されたｎチャンネ
ルＭＯ３ＦＥＴＱ９は、ダイオード形態とされ、そのソ
ースが接地される。
作バイアス電流を流す定電流源として、次の回路が用い
られる。すなわち、Ｐ＋ゲートで構成されたｎチャンネ
ルＭＯ３ＦＥＴＱ９は、ダイオード形態とされ、そのソ
ースが接地される。
このＭＯ３ＦＥＴＱ９とゲートが共通化されたＭＯ３Ｆ
ＥＴＱ７のゲート電極をＮ＋ゲグーで構成することによ
って、そのソースから両ＭＯ３ＦＥＴＱ９．Ｑ７のしき
い値電圧の差であるシリコンバンドギャップに従った定
電圧を得るものである。
ＥＴＱ７のゲート電極をＮ＋ゲグーで構成することによ
って、そのソースから両ＭＯ３ＦＥＴＱ９．Ｑ７のしき
い値電圧の差であるシリコンバンドギャップに従った定
電圧を得るものである。
なお、上記ＭＯ３ＦＥＴＱ７のＮ＋ゲグーは、通常のｎ
チャンネルＭＯＳＦＥＴの製造工程により、ポリシリコ
ンゲート層にそのソース、ドレインと同じ不純物である
Ｎ十がドープされることによって形成されるものである
。
チャンネルＭＯＳＦＥＴの製造工程により、ポリシリコ
ンゲート層にそのソース、ドレインと同じ不純物である
Ｎ十がドープされることによって形成されるものである
。
そして、上記ＭＯ５ＦＥＴＱ７のソースと回路の接地電
位との間には、定電流値を設定するための抵抗手段とし
てのＭＯ３ＦＥＴＱ８が設けられている。このＭＯ３Ｆ
ＥＴＱ８に代え、拡散抵抗素子あるいは外付は抵抗等を
利用することもできる。
位との間には、定電流値を設定するための抵抗手段とし
てのＭＯ３ＦＥＴＱ８が設けられている。このＭＯ３Ｆ
ＥＴＱ８に代え、拡散抵抗素子あるいは外付は抵抗等を
利用することもできる。
上記ＭＯ３ＦＥＴＱ９に動作電流を流すため、上記負荷
ＭＯ３ＦＥＴＱＩ、Ｑ２とゲートソースが共通化された
、言い換えれば、電流ミラー形態とされたｐチャンネル
ＭＯ３ＦＥＴＱＩＯが設けられる。
ＭＯ３ＦＥＴＱＩ、Ｑ２とゲートソースが共通化された
、言い換えれば、電流ミラー形態とされたｐチャンネル
ＭＯ３ＦＥＴＱＩＯが設けられる。
なお、特に制限されないが、上記増幅ＭＯ３ＦＥＴＱ４
のドレインから得られた出力信号は、特に制限されない
が、ｐチャンネルＭＯ３ＦＥＴで構成された出力ＭＯ３
ＦＥＴＱＩ ８のゲートに伝えらる。そして、そのドレ
インには、上記定電流源回路と同様な構成のＭＯＳＦＥ
ＴＱ７′及びＱ８゛が負荷として設けられている。この
出力ＭＯ５ＦＥＴＱ１８の入出力間には、特に制限され
ないが、位相補償回路としてのキャパシタＣが設けられ
る。
のドレインから得られた出力信号は、特に制限されない
が、ｐチャンネルＭＯ３ＦＥＴで構成された出力ＭＯ３
ＦＥＴＱＩ ８のゲートに伝えらる。そして、そのドレ
インには、上記定電流源回路と同様な構成のＭＯＳＦＥ
ＴＱ７′及びＱ８゛が負荷として設けられている。この
出力ＭＯ５ＦＥＴＱ１８の入出力間には、特に制限され
ないが、位相補償回路としてのキャパシタＣが設けられ
る。
この実施例の増幅回路を直流増幅回路あるいは負帰還増
幅回路として用いる時には、上記再入力端子（＋、 −
）には、はソ°同じ電圧が供給されるので、上記負荷Ｍ
Ｏ３ＦＥＴＱＩ、Ｑ２には、上記定電流源回路で形成し
たバイアス電流が１／２つづ流れ、上記ＭＯ３ＦＥＴＱ
９にもＭＯＳＦＥＴＱＩＯと上記ＭＯ３ＦＥＴＱＩ、Ｑ
２とのコンタリタンス特性比に従った電流が流れる。
幅回路として用いる時には、上記再入力端子（＋、 −
）には、はソ°同じ電圧が供給されるので、上記負荷Ｍ
Ｏ３ＦＥＴＱＩ、Ｑ２には、上記定電流源回路で形成し
たバイアス電流が１／２つづ流れ、上記ＭＯ３ＦＥＴＱ
９にもＭＯＳＦＥＴＱＩＯと上記ＭＯ３ＦＥＴＱＩ、Ｑ
２とのコンタリタンス特性比に従った電流が流れる。
（１）シリコンバンドギャップを利用して形成された定
電圧に基づいて差動増幅回路のバイアス電流を形成すも
のであるので、電源電圧依存性（ＰＳＲＲ特性）の大幅
な改善を図ることができるという効果が得られる。ちな
みに、上記第１図の回路に比べて、第３図の実施例回路
では、直流でのｐｓＲＲ特性が１０ｄＢ以上もの大幅な
改善が図られることが本願発明者の試算によって認めら
れた。
電圧に基づいて差動増幅回路のバイアス電流を形成すも
のであるので、電源電圧依存性（ＰＳＲＲ特性）の大幅
な改善を図ることができるという効果が得られる。ちな
みに、上記第１図の回路に比べて、第３図の実施例回路
では、直流でのｐｓＲＲ特性が１０ｄＢ以上もの大幅な
改善が図られることが本願発明者の試算によって認めら
れた。
（２）１つのＭＯＳＦＥＴを、上記差動増幅回路のバイ
アス電流を形成するためのＭＱＳＦＥＴとシリコンバン
ドギャップを利用して定電圧を形成するための一方のＭ
ＯＳＦＥＴとに共用することができ、また、上記定電圧
を形成するための他方のＭＯＳＦＥＴへのバイアス電流
を形成する回路と、差動増幅回路の負荷回路との共用化
を図ることができる。これにより、素子数の削減を図る
ことができる。
アス電流を形成するためのＭＱＳＦＥＴとシリコンバン
ドギャップを利用して定電圧を形成するための一方のＭ
ＯＳＦＥＴとに共用することができ、また、上記定電圧
を形成するための他方のＭＯＳＦＥＴへのバイアス電流
を形成する回路と、差動増幅回路の負荷回路との共用化
を図ることができる。これにより、素子数の削減を図る
ことができる。
（３）出力回路の負荷として上記同様な定電流源回路を
用いることによって、出力回路でめＰＳＲＲ特性も改善
できるから、全体ではよりいっそうのＰＳＲＲ特性の改
善を図ることができる。
用いることによって、出力回路でめＰＳＲＲ特性も改善
できるから、全体ではよりいっそうのＰＳＲＲ特性の改
善を図ることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ｐチャシネ１
１ＭＯ５ＦＥＴとｎチャンネルＭＯＳＦＥＴとを逆に構
成するものであってもよい。また、その出力回路の構成
は、種々の実施形態を採ることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ｐチャシネ１
１ＭＯ５ＦＥＴとｎチャンネルＭＯＳＦＥＴとを逆に構
成するものであってもよい。また、その出力回路の構成
は、種々の実施形態を採ることができるものである。
この発明は、直流増幅回路又は負帰還増幅回路のように
、再入力信号かはｙ′同じ電圧となるような状態で増幅
動作を行うＭＯ３増幅回路として広く利用できるもので
ある。
、再入力信号かはｙ′同じ電圧となるような状態で増幅
動作を行うＭＯ３増幅回路として広く利用できるもので
ある。
第１図は、本願発明に先立って考えたＭＯ５増幅回路の
回路図、 第２図は、本願発明に先立って考えたＭＯ５増幅回路の
回路図、 第３図は、この発明の一実施例を示すＭＯ５増幅回路の
回路図である。 ＱｌないしＱｌＢ及びＱ７’ 、Ｑ８′ ・・ＭＯＦＥ
Ｔ
回路図、 第２図は、本願発明に先立って考えたＭＯ５増幅回路の
回路図、 第３図は、この発明の一実施例を示すＭＯ５増幅回路の
回路図である。 ＱｌないしＱｌＢ及びＱ７’ 、Ｑ８′ ・・ＭＯＦＥ
Ｔ
Claims (1)
- 【特許請求の範囲】 １、第１導電型の差動増＠ＭＯ３ＦＥＴＱ３．Ｑ４と、
これらのＭＯ３ＦＥＴＱ３．Ｑ４の共通化されたソース
に設けられ、しきい値電圧の差を利用したシリコンバン
ドギャップに従った定電圧を形成する第１導電型の低し
きい値電圧側のＭＯ３ＦＥＴＱ７と、このＭＯ３ＦＥＴ
Ｑ７と一方の電圧端子との間に設けられ、上記差動増幅
ＭＯ５ＦＥＴＱ３．Ｑ４のバイアス電流を決定する抵抗
手段と、上記差動増幅ＩＶＩ ＯＳ Ｆ Ｅ Ｔ’ Ｑ
３ 、 Ｑ ４のドレインと他方の電圧端子との間に
設けられ、電流ミラー形態とされた第２導電型の負荷Ｍ
ＯＳＦＥＴＱＩ、Ｑ２と、これらのＭＯ３ＦＥＴＱＩ、
Ｑ２とゲート及びソースが共通化され、上記ＭＯＳＦＥ
ＴＱ７のゲートが共通化されることによって上記シリコ
ンバンドギャップに従った定電圧を形成するための第１
導電型の高しきい値電圧側のＭＯ３ＦＥＴＱ９に動作電
流を供給する第２導電型のＭＯ３ＦＥＴＱＩ Ｏとを具
備することを特徴とするＭＯ３増幅回路。 ２、上記ＭＯＳ Ｆ ＥＴＱ ９はＰ＋ゲートのＭＯＳ
ＦＥＴで構成され、上記ＭＯ３ＦＥＴＱ７はＮ十ケート
のＭＯＳＦＥＴで構成されるものであることを特徴とす
る特許請求の範囲第１項記載のＭＯ８増幅回路。 ３、上記ＭＯ３増幅回路は、負帰還型増幅回路を構成す
るものであることを特徴とする特許請求の範囲第１又は
第２項記載のＭＯ３増幅回路。 ４、上記第１導電型のＭＯＳＦＥＴはｎチャンネルＭＯ
５ＦＥＴであり、上記第２導電型のＭＯＳＦＥＴはｐチ
ャンネルＭＯ３ＦＥＴであることを特徴とする特許請求
の範囲第１、第２又は第３項記載のＭＯ３増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58092268A JPS59219007A (ja) | 1983-05-27 | 1983-05-27 | Ｍｏｓ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58092268A JPS59219007A (ja) | 1983-05-27 | 1983-05-27 | Ｍｏｓ増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59219007A true JPS59219007A (ja) | 1984-12-10 |
Family
ID=14049644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58092268A Pending JPS59219007A (ja) | 1983-05-27 | 1983-05-27 | Ｍｏｓ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59219007A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0794620A2 (en) * | 1992-09-28 | 1997-09-10 | Motorola, Inc. | Power supply dependent input buffer |
-
1983
- 1983-05-27 JP JP58092268A patent/JPS59219007A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0794620A2 (en) * | 1992-09-28 | 1997-09-10 | Motorola, Inc. | Power supply dependent input buffer |
| EP0794620A3 (en) * | 1992-09-28 | 1997-10-29 | Motorola Inc | Buffer circuit dependent on supply voltage |
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