JPS59200524A - Cmos multiplexer - Google Patents
Cmos multiplexerInfo
- Publication number
- JPS59200524A JPS59200524A JP7288583A JP7288583A JPS59200524A JP S59200524 A JPS59200524 A JP S59200524A JP 7288583 A JP7288583 A JP 7288583A JP 7288583 A JP7288583 A JP 7288583A JP S59200524 A JPS59200524 A JP S59200524A
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- signal
- level
- cmos
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）で構成されたＣＭＯ３（相補型ＭＯ３）マ
ルチプレクサに関するもので、例えば、多数のセレクタ
を必要とする半導体集積回路装置に有効な技術に関する
ものである。Detailed Description of the Invention [Technical Field] The present invention relates to a CMO3 (complementary MO3) multiplexer configured with MOSFETs (insulated gate field effect transistors), and is used, for example, in semiconductor integrated circuits that require a large number of selectors. It relates to technology effective for circuit devices.
ＣＭＯＳマルチプレクサ（２−１セレクタ）として第１
図に示すようなものが考えられる。このマルチプレクサ
においては、ｐチャンネルＭＯ３ＦＥＴＱＩ、Ｑ３と、
ｎチャンネルＭＯ３ＦＥＴＱ２．Ｑ４とをそれぞれ並列
形態とした伝送ゲー１−１．２及び上記伝送ゲート］、
２の両ＭＯ３ＦＥＴＱ１．Ｑ２又はＱ３．Ｑ４を同時に
オン状態とするためセレク１−信号Ｓの反転信号Ｓを形
成するＣＭＯＳインバータ３と出力用ＣＭＯＳインバー
タ４とにより構成されている。The first as a CMOS multiplexer (2-1 selector)
Something like the one shown in the figure can be considered. In this multiplexer, p-channel MO3FETQI, Q3,
n-channel MO3FETQ2. Transmission game 1-1.2 and the above transmission gate in parallel form with Q4 respectively],
2 MO3FETQ1. Q2 or Q3. It is composed of a CMOS inverter 3 that forms an inverted signal S of the select 1 signal S and an output CMOS inverter 4 in order to turn on Q4 at the same time.
上記ＣＭＯＳマルチプレクサにおいては、上記０ＭＯ３
伝送ゲートを用いることによって、伝達すべき信号レベ
ルを正しく出力側に得るものである。すなわち、ｎチャ
ンネルＭＯ３ＦＥＴ又はｐチャンネルＭＯ３ＦＥＴのみ
により伝送ゲートを構成したのでは、そのしきい値電圧
分だけハイレベル又はロウレベルにレベル損失が生じる
ことによって、正しく信号レベルの伝送が行われないか
らである。このため、このＣＭ ＯＳマルチプレクサに
あっては、比較的素子数が多くなるという欠点がある。In the above CMOS multiplexer, the above 0MO3
By using a transmission gate, the correct signal level to be transmitted can be obtained on the output side. In other words, if the transmission gate is configured only with n-channel MO3FETs or p-channel MO3FETs, a level loss will occur at the high level or low level by the threshold voltage, and the signal level will not be transmitted correctly. . Therefore, this CMOS multiplexer has a disadvantage in that the number of elements is relatively large.
この発明の目的は、素子数の削減を図ったＣＭＯＳマル
ナプレクサを提供することにある。An object of the present invention is to provide a CMOS multiplexer with a reduced number of elements.
この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍｖｉ、の記述および添付図面から明らかになる
であろう。The above and other objects and novel features of this invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
をＷ１単に説明すれば、下記の通りである。A brief summary of typical inventions disclosed in this application will be as follows.
すなわち、ｎチャンネルＭＯ３ＦＥＴ又はｐチャンネル
Ｍ ＯＳ ＦＥ Ｔにより構成された伝送ゲートを通し
た信号を２つのＣＭＯＳインバータにより構成されたラ
ンチ回路に入力して、このランチ回路の帰還用ＣＭＯＳ
インバータによりレベル補償を行わせるようにするもの
である。That is, a signal passed through a transmission gate composed of an n-channel MO3FET or a p-channel MOSFET is input to a launch circuit composed of two CMOS inverters, and the feedback CMOS of this launch circuit is input to the launch circuit composed of two CMOS inverters.
The level compensation is performed by an inverter.
第２図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯ８簗積回路の製
造技術によって、シリコンのような半導体基板上に、）
、ｉいて形成される。FIG. 2 shows a circuit diagram of an embodiment of the present invention. Each circuit element in the figure is fabricated on a semiconductor substrate such as silicon using the known CMO8 circuit manufacturing technology.
, i is formed.
この実施例では、特に制限されないが、２人力１出力（
１−１）セレクタを示している。すなわち、ｐチャンネ
ルＭＯ５ＦＥＴＱ５により一方の入力信号Ａを伝達する
伝送ゲートを構成し、ｎチャンネルＭＯ３ＦＥＴＱ６に
より他方の入力信号Ｂを伝達する伝送ゲートを構成する
。そして、これらのＭＯ３ＦＥＴＱ５．Ｑ６のゲートに
は、セレクト信ＩＮ Ｓを共通に供給することによって
、択一的にＭＯ３ＦＥＴＱ５又はＱ６をオン状態にして
、その入力信号Ａ又はＢを共通接続されたノー１’Ｎに
１云える。このノードＮの信号は、そのレベル補償を行
うため、出力用ＣＭＯＳインバータ６と帰還用ＣＭＯＳ
インバータ７とで構成されたランチ回路５に入力される
。In this embodiment, although there is no particular limitation, two people with one output (
1-1) Shows a selector. That is, the p-channel MO5FETQ5 constitutes a transmission gate that transmits one input signal A, and the n-channel MO3FETQ6 constitutes a transmission gate that transmits the other input signal B. And these MO3FETQ5. By commonly supplying the select signal IN S to the gates of Q6, MO3FET Q5 or Q6 can be alternatively turned on, and its input signal A or B can be input to the commonly connected NO1'N. . The signal at this node N is connected to an output CMOS inverter 6 and a feedback CMOS in order to compensate its level.
The signal is input to a launch circuit 5 composed of an inverter 7.
このラッチ回路５は、上記ノードＮの信号レベルに従っ
”ζ動作するようにするため、上記帰還用インバータ７
の出力インピーダンスは、後述するレベル補償動作を行
うことができる範囲で、比較的大きな値に設定されてい
る。それ故、ラッチ回路５は、電源電圧ＶＤＤの約１／
２のロジックスレッショルド電圧を持って、上記ノード
Ｎの信号レベルに従った反転信号を出力端子Ｑから送出
するものとなる。This latch circuit 5 is connected to the feedback inverter 7 in order to operate according to the signal level of the node N.
The output impedance of is set to a relatively large value within a range in which a level compensation operation, which will be described later, can be performed. Therefore, the latch circuit 5 is approximately 1/1/1 of the power supply voltage VDD.
It has a logic threshold voltage of 2 and sends out an inverted signal from the output terminal Q according to the signal level of the node N.
次に、この実施例回路の動作を説明する。Next, the operation of this embodiment circuit will be explained.
今、セレクｔ−ｒ＝号Ｓがロウレベルなら、ｐチャンネ
ルＭ ＯＳ ＦＥ Ｔ Ｑ ５がオン状態となって、人
力信号ＡをノードＮに伝える。この時、入力信号Ａがロ
ウレベル（接地電位ＯＶ）であっても、上記ＭＯＳ Ｆ
Ｅ Ｔ Ｑ ５のしきい値電圧ｖｔｈ分だけ浮き上が
るものとなってしまう。しかし、上記ランチ回ｖＰＩ５
のロジックスレッショルド電圧よりも低いＬｌベルであ
るから、インバータ６の出力レベルがハイレベル（電源
電圧Ｖ ＤＤ ）になり１．帰還用インバータ７の出力
がロウレベルとなってノードＮの電位を接地電位まで低
下させるというレベル補償動作を行うものである。なお
、入力信号Ａがハイレベルなら、ｐチャンネルＭＯＳＦ
ＥＴＱ５は、そのレベルをそのままノードＮに伝えるの
ものである。Now, if the selector signal S is at a low level, the p-channel MOS FET Q5 is turned on and transmits the human input signal A to the node N. At this time, even if the input signal A is low level (ground potential OV), the MOS F
The voltage rises by the threshold voltage vth of E T Q 5. However, the above lunch time vPI5
Since the Ll level is lower than the logic threshold voltage of 1., the output level of the inverter 6 becomes high level (power supply voltage V DD ). A level compensation operation is performed in which the output of the feedback inverter 7 becomes low level and the potential of the node N is lowered to the ground potential. Note that if the input signal A is high level, the p-channel MOSF
ETQ5 transmits the level as it is to node N.
一方、セレクト信号Ｓがハイレベルなら、ｎチャンネル
ＭＯ３ＦＥＴＱ６がオン状態となって、入力信号Ｂをノ
ードＮに伝える。この時、入力信号Ｂがハイレベル（電
源電圧Ｖ ＤＤ ）であっても、上記ＭＯ３ＦＥＴＱ６
のしきい値電圧ｖｔｈ分だけ低下させた信号レベル（Ｖ
ＤＤ−Ｖｔｈ）となってしまう。しかし、上記ラッチ回
路５のロジックスレッショルド電圧よりも高いレベルで
あるから、インバータ６の出力レベルがロウレベルにな
す、帰還用インバータ７の出力がハイレベルとなってノ
ードＮの電位を電源電圧ＶＤＤまで上昇させるというレ
ベル補償動作を行うものである。なお、入力信号Ｂがロ
ウレベルなら、ｎチャンネルＭＯ３ＦＥＴＱ６は、その
レベルをそのままノードＮに伝えるのものである。On the other hand, if the select signal S is at a high level, the n-channel MO3FET Q6 is turned on and the input signal B is transmitted to the node N. At this time, even if the input signal B is at a high level (power supply voltage V DD ), the MO3FETQ6
The signal level (V
DD-Vth). However, since the level is higher than the logic threshold voltage of the latch circuit 5, the output level of the inverter 6 becomes a low level, and the output of the feedback inverter 7 becomes a high level, raising the potential of the node N to the power supply voltage VDD. It performs a level compensation operation of Note that when the input signal B is at a low level, the n-channel MO3FET Q6 transmits that level to the node N as is.
このようにして、セレクト信号Ｓに従って入力信号Ａ又
はＢが出力端子Ｑに反転されて得られるという２−１の
セレクト動作を行うことになる。In this way, a 2-1 select operation is performed in which the input signal A or B is inverted and obtained at the output terminal Q according to the select signal S.
（１）この実施例では、２−１のセレクタを構成するた
めの素子数は、６個のＭＯＳＦＥＴで構成できるから、
第１図に示す従来の２−１セレクタに比べて２個のＭＯ
ＳＦＥＴを削減できるという効果が得られる。(1) In this example, the number of elements for configuring the 2-1 selector can be composed of 6 MOSFETs, so
2 MOs compared to the conventional 2-1 selector shown in Figure 1.
The effect is that the number of SFETs can be reduced.
（２）上記レベル補償用のインバータ７は、比較的大き
な出力インピーダンスとするため、比較的サイズの小さ
なＭＯＳＦＥＴにより形成されるから、上記（１１の素
子数の削減と相俟って高集積度化を図ることができると
いう効果が得られる。(2) The above-mentioned level compensation inverter 7 is formed by a relatively small-sized MOSFET in order to have a relatively large output impedance. The effect is that it is possible to achieve the following.
（３）上記（１）及び（２）により、多数のセレクタを
含む半導体集積回路装置においては、高集積度の達成す
ることができるという効果が得られる。(3) Due to (1) and (2) above, a semiconductor integrated circuit device including a large number of selectors has the effect that a high degree of integration can be achieved.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、伝送ゲー）Ｍ
ＯＳＦＥＴは、ｎチャンネルＭＯ３ＦＥＴ又はｐチャン
ネルＭＯ３ＦＥＴのみにより構成するものであってもよ
い。また、ラッチ回路５を構成するインバータ６．７は
ｎチャンネルＭＯ３ＦＥＴ又はｐチャンネルＭＯ３ＦＥ
Ｔのみによって構成してもよし、いずれかのインバータ
を０ＭＯ３で構成して、残りのインバータをｐチャンネ
ルＭＯ３ＦＥＴ又はｎチャンネルＭＯ３ＦＥＴのみによ
って構成してもよい。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that this invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, transmission game) M
The OSFET may be configured only with an n-channel MO3FET or a p-channel MO3FET. Furthermore, the inverter 6.7 constituting the latch circuit 5 is an n-channel MO3FET or a p-channel MO3FE.
It may be configured with T only, or one of the inverters may be configured with 0MO3, and the remaining inverters may be configured with only p-channel MO3FETs or n-channel MO3FETs.
インバータをｎチャンネルＭＯ３ＦＥＴ又はｐチャンネ
ルＭＯ３ＦＥＴのみによって構成する場合、それぞれの
ＭＯＳＦＥＴは、エンハンスメントモードであってもよ
いし、エンハンスメントモードのものとディプレッシッ
ンモードのものとの組み合わせであってもよい。また、
インバータは、ブー１ストランプ型のインバータであっ
てもよい。When the inverter is composed of only n-channel MO3FETs or p-channel MO3FETs, each MOSFET may be in an enhancement mode, or may be a combination of an enhancement mode and a depressing mode. Also,
The inverter may be a boost lamp type inverter.
さらに、入力端子数は、２以上とするものであってもよ
い。Furthermore, the number of input terminals may be two or more.
この発明は、例えば時分割交換機等に用いられるセレク
タ回路等のようなディジタルマルチプレクサとして広く
利用できるものである。The present invention can be widely used as a digital multiplexer such as a selector circuit used in, for example, a time division switch.
第１図は、マルチプレクサとして考えられるマルチプレ
クサ回路の一例を示す回路図、第２図は、この発明の一
実施例を示す回路図である。
１．２・・ＣＭＯ３伝送ゲート、３．４・・ＣＭＯＳイ
ンバータ、５・・ランチ回路、６．７・・ＣＭＯＳイン
バータ
第 １ 図FIG. 1 is a circuit diagram showing an example of a multiplexer circuit that can be considered as a multiplexer, and FIG. 2 is a circuit diagram showing an embodiment of the present invention. 1.2...CMO3 transmission gate, 3.4...CMOS inverter, 5...launch circuit, 6.7...CMOS inverter Figure 1
Claims (1)
Ｔで構成された複数の伝送ゲー）ＭＯＳＦＥＴと、この
伝送ゲートＭＯ８ＦＥＴを通した信号に従った出力信号
を形成する２つのＣＭＯＳインバータ回路で構成された
ランチ回路とを含むことを特徴とするＣＭＯＳマルチプ
レクサ。 ２、上記伝送ゲートＭＯ３ＦＥＴは、そのゲートに共通
に切り換え制御信号が印加されたｐチャンネルＭＯＳ
Ｆ ＥＴとｎチャンネルＭ Ｏ３Ｆ Ｅ Ｔであること
を特徴とする特許請求の範囲第１項記載のＣＭＯＳマル
チプレクサ。[Claims] 1. P-channel or n-channel MOS F E
A CMOS multiplexer characterized in that it includes a plurality of transmission gate MOSFETs configured with T, and a launch circuit configured with two CMOS inverter circuits that form an output signal according to a signal passed through the transmission gate MO8FET. . 2. The transmission gate MO3FET is a p-channel MOS to which a switching control signal is commonly applied to its gate.
The CMOS multiplexer according to claim 1, characterized in that the CMOS multiplexer is a FET and an n-channel M03FET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288583A JPS59200524A (en) | 1983-04-27 | 1983-04-27 | Cmos multiplexer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288583A JPS59200524A (en) | 1983-04-27 | 1983-04-27 | Cmos multiplexer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200524A true JPS59200524A (en) | 1984-11-13 |
Family
ID=13502233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7288583A Pending JPS59200524A (en) | 1983-04-27 | 1983-04-27 | Cmos multiplexer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200524A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02184112A (en) * | 1988-12-05 | 1990-07-18 | Internatl Business Mach Corp <Ibm> | Multiplexor circuit |
| JPH02185113A (en) * | 1989-01-12 | 1990-07-19 | Nec Corp | Signal selecting circuit |
| JPH0492819U (en) * | 1990-12-28 | 1992-08-12 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106229A (en) * | 1980-12-23 | 1982-07-02 | Seiko Epson Corp | Cmos multiinput storage circuit |
-
1983
- 1983-04-27 JP JP7288583A patent/JPS59200524A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106229A (en) * | 1980-12-23 | 1982-07-02 | Seiko Epson Corp | Cmos multiinput storage circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02184112A (en) * | 1988-12-05 | 1990-07-18 | Internatl Business Mach Corp <Ibm> | Multiplexor circuit |
| JPH02185113A (en) * | 1989-01-12 | 1990-07-19 | Nec Corp | Signal selecting circuit |
| JPH0492819U (en) * | 1990-12-28 | 1992-08-12 |
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