JPS59194431A - 半導体基板へのイオン注入方法 - Google Patents
半導体基板へのイオン注入方法Info
- Publication number
- JPS59194431A JPS59194431A JP6861383A JP6861383A JPS59194431A JP S59194431 A JPS59194431 A JP S59194431A JP 6861383 A JP6861383 A JP 6861383A JP 6861383 A JP6861383 A JP 6861383A JP S59194431 A JPS59194431 A JP S59194431A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- ion implantation
- region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
Landscapes
- Physics & Mathematics (AREA)
- High Energy & Nuclear Physics (AREA)
- Engineering & Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
体であるＧａＡｓの基体に不純物を注入する方法に関す
るものである。
るものである。
最近、ＧａＡｓを中心とする化合物半導体の特質を生か
した高速集積化デバイスの開発が活発でちる。中でもＧ
ａＡｓは門に比べて５〜６倍の電子移動度が得られかつ
Ｃｒ等の深い準位を形′成するアクセプター不純物で補
償すネことによシ高抵抗基板が得られる為にマイクロ漢
ＩＣや超高速論理ＩＣ用基板として適している。特に本
質的に量産性及び均一性に優れた局所イオン注入法によ
り能動層を形成する技術は従来気相成長法等により！＠
動層を形成する方法に比べて均一性、コスト、高集積化
等いずれにおいても優ると考えられ、事実上記方法によ
り１０００ゲート規模のロジックＩＣが開発され実用化
されようとしている。
した高速集積化デバイスの開発が活発でちる。中でもＧ
ａＡｓは門に比べて５〜６倍の電子移動度が得られかつ
Ｃｒ等の深い準位を形′成するアクセプター不純物で補
償すネことによシ高抵抗基板が得られる為にマイクロ漢
ＩＣや超高速論理ＩＣ用基板として適している。特に本
質的に量産性及び均一性に優れた局所イオン注入法によ
り能動層を形成する技術は従来気相成長法等により！＠
動層を形成する方法に比べて均一性、コスト、高集積化
等いずれにおいても優ると考えられ、事実上記方法によ
り１０００ゲート規模のロジックＩＣが開発され実用化
されようとしている。
しかしながら、上記半絶縁性基板へのイオン注入法によ
る導電層形成も問題がないわけではない。
る導電層形成も問題がないわけではない。
イオン注入技術そのものについてはほぼ確立された技術
と考えられているがイオン注入を行なう半するアニール
技術になお問題が残されている。
と考えられているがイオン注入を行なう半するアニール
技術になお問題が残されている。
特に、イオン注入用基板に要求される条件は■ 高電気
抵抗 ■ 高熱安定性 ■ 高均一性 ■ 大面積−円形 ■ 低価格 ■ 高純度 等といわれておシ、現状ではすべてを満足することは難
かしいがイオン注入用基板製造法として従来から使用さ
れてきた水平ブリッジマン法よシはＬＥＣ法（Ｌｉｑｕ
ｉｄ Ｅｎｃａｐｓｕｌａｔｉｏｎ Ｃｚｋｒａｌｓｈ
ｙ）と呼ばれる液体カプセル引上法が主流になっていく
ものと考えられる。ＬＥＣ法による半絶縁性基板にはＣ
ｒ添加（Ｃｒ−ｄｏｐｅｄ ）と無添加（ｕｎｄｏｐｅ
ｄ）があシ、両者ともＢＮルツボ（ボロンナイトライド
ルツボ）を用いてＧ ａ Ａ ｓを直接合成した基板は
残留不純物（ｔｆｆＫ Ｓ ｉ等）が少なく、熱的に安
定でｓｂかつイオン注入導電層の移動度が高いといわれ
ている。
抵抗 ■ 高熱安定性 ■ 高均一性 ■ 大面積−円形 ■ 低価格 ■ 高純度 等といわれておシ、現状ではすべてを満足することは難
かしいがイオン注入用基板製造法として従来から使用さ
れてきた水平ブリッジマン法よシはＬＥＣ法（Ｌｉｑｕ
ｉｄ Ｅｎｃａｐｓｕｌａｔｉｏｎ Ｃｚｋｒａｌｓｈ
ｙ）と呼ばれる液体カプセル引上法が主流になっていく
ものと考えられる。ＬＥＣ法による半絶縁性基板にはＣ
ｒ添加（Ｃｒ−ｄｏｐｅｄ ）と無添加（ｕｎｄｏｐｅ
ｄ）があシ、両者ともＢＮルツボ（ボロンナイトライド
ルツボ）を用いてＧ ａ Ａ ｓを直接合成した基板は
残留不純物（ｔｆｆＫ Ｓ ｉ等）が少なく、熱的に安
定でｓｂかつイオン注入導電層の移動度が高いといわれ
ている。
しかしながら、ＬＥＣ結晶にイオン注入を施して得られ
る導電層は宮沢らが報告している様に、Ｃｒを含むもの
（Ｃｒ−ｄｏｐｅｄ ）及びＣｒを含まないもの（ｕｎ
ｄｏｐｅｄ ）基板とも、基板の電気的特性の均質性に
劣るものでめった。第１図（ａ） 、 （ｂ）に基板中
心から外方にむかってＩｄｓ（ＦＥＴのｕｎ ｇａ ｔ
ｅｄ時のドレイン電流値）を示すように、基板面内で
Ｉｄｓが小さな振幅をもって凹凸を繰シ返しながらＣｒ
を含む基板同図（ｂ）では周辺部で小さくなるような傾
向を見せている。特に径方向に対して小さい振幅にてＩ
ｄｓ等が変化すると高集積な回路を基板に形成する場合
ＦＥＴの閾値電圧等が１チツプ内でパラツク為に回路動
作が困難となる。しかも今後この種の基板を用いてより
高集積化を推進する場合チップサイズの大型化及び回路
消費電力の低減化は増々進んでいくと考えられ、基板に
要求される低閾値電圧でのミクロ領域での均一性を含め
た基板の高均一性が重要視されている。次に、第２図（
ａ）〜ｆｄ）を参照して従来一般に行っている半艶、隊
性基板に局所イオン注入を行なって導電層を形成する方
法を説明する。まず、鏡面研磨の施された半絶縁性基板
１１をＨ２ＳＯ４：Ｈ２０ｚ ：Ｈ２Ｏの所定混合液に
て基板表面の汚染層や研磨加工等による歪層等をエツチ
ング除去した後（ａ図）、写真蝕刻法による所望注入領
域をパターニングして注入領域以外に注入イオン種が浸
入しない様にマスキング層１２を施しくｂ図）、然る後
に注入層表面層の洗浄を行なうことにより注入時所定イ
オン種以外の不純物がノックオン効果等によりたたき込
まれるのを極力防いだ後に、所望イオン種を所定量所定
深さに注入して注入領域１３を形成する（０図）。次い
で、フォトレジスト等のマスキング層１２を除去した後
に、ポストイオン注入アニール保護膜として種々の方法
によ多形成したシリコン酸化膜及びシリコン窒化膜等の
絶縁膜１５を該基板表面に被着させた後に、６００〜１
０００℃程度の高温熱処理を所定時間窒素、水素、アル
ゴン等の雰囲気中で行なうか若しくはポストイオン注入
アニール技術膜（１５）は被着せずにアルシン（ＡＳＨ
３）ガス等の砒素雰囲気下で所定温度及び時間高温熱処
理を施す（ｄ図）。
る導電層は宮沢らが報告している様に、Ｃｒを含むもの
（Ｃｒ−ｄｏｐｅｄ ）及びＣｒを含まないもの（ｕｎ
ｄｏｐｅｄ ）基板とも、基板の電気的特性の均質性に
劣るものでめった。第１図（ａ） 、 （ｂ）に基板中
心から外方にむかってＩｄｓ（ＦＥＴのｕｎ ｇａ ｔ
ｅｄ時のドレイン電流値）を示すように、基板面内で
Ｉｄｓが小さな振幅をもって凹凸を繰シ返しながらＣｒ
を含む基板同図（ｂ）では周辺部で小さくなるような傾
向を見せている。特に径方向に対して小さい振幅にてＩ
ｄｓ等が変化すると高集積な回路を基板に形成する場合
ＦＥＴの閾値電圧等が１チツプ内でパラツク為に回路動
作が困難となる。しかも今後この種の基板を用いてより
高集積化を推進する場合チップサイズの大型化及び回路
消費電力の低減化は増々進んでいくと考えられ、基板に
要求される低閾値電圧でのミクロ領域での均一性を含め
た基板の高均一性が重要視されている。次に、第２図（
ａ）〜ｆｄ）を参照して従来一般に行っている半艶、隊
性基板に局所イオン注入を行なって導電層を形成する方
法を説明する。まず、鏡面研磨の施された半絶縁性基板
１１をＨ２ＳＯ４：Ｈ２０ｚ ：Ｈ２Ｏの所定混合液に
て基板表面の汚染層や研磨加工等による歪層等をエツチ
ング除去した後（ａ図）、写真蝕刻法による所望注入領
域をパターニングして注入領域以外に注入イオン種が浸
入しない様にマスキング層１２を施しくｂ図）、然る後
に注入層表面層の洗浄を行なうことにより注入時所定イ
オン種以外の不純物がノックオン効果等によりたたき込
まれるのを極力防いだ後に、所望イオン種を所定量所定
深さに注入して注入領域１３を形成する（０図）。次い
で、フォトレジスト等のマスキング層１２を除去した後
に、ポストイオン注入アニール保護膜として種々の方法
によ多形成したシリコン酸化膜及びシリコン窒化膜等の
絶縁膜１５を該基板表面に被着させた後に、６００〜１
０００℃程度の高温熱処理を所定時間窒素、水素、アル
ゴン等の雰囲気中で行なうか若しくはポストイオン注入
アニール技術膜（１５）は被着せずにアルシン（ＡＳＨ
３）ガス等の砒素雰囲気下で所定温度及び時間高温熱処
理を施す（ｄ図）。
かかる方法に従うかぎシでは、前述第１図（ａ）（ｂ）
に示された如きミクロ領域での不均一性を改善する為に
は、半絶縁性基板そのものの不均一性の原因を除去する
以外には改善の余地さえ残されていない。持論、上記根
本原因を究明してかか′る欠点を牛絶縁性基板結晶成長
時に竹せる７が今後とも最も重要と考えられるが現時点
ではこのような方法は見いだされていない。
に示された如きミクロ領域での不均一性を改善する為に
は、半絶縁性基板そのものの不均一性の原因を除去する
以外には改善の余地さえ残されていない。持論、上記根
本原因を究明してかか′る欠点を牛絶縁性基板結晶成長
時に竹せる７が今後とも最も重要と考えられるが現時点
ではこのような方法は見いだされていない。
そこで本発明の目的はかかるミクロ領域での均一性を高
め゛しかも高純度な基板に改善し、かつ高電気抵抗外を
増進させる為の処方を提供することによシ高品質高歩留
り、再現性向上はもとより高集積低電力化デバイス製造
の為の局所イオン注入による閾値電圧制御性の向上を計
らしめることにある。
め゛しかも高純度な基板に改善し、かつ高電気抵抗外を
増進させる為の処方を提供することによシ高品質高歩留
り、再現性向上はもとより高集積低電力化デバイス製造
の為の局所イオン注入による閾値電圧制御性の向上を計
らしめることにある。
本発明によれば、かかるミクロ領域にｒける不均一性を
、導電層形成部以外の領域に高抵抗化不純物をイオン注
入することによりｅらげ、かつ血金属汚染不純物等素子
性能上好まし力・らざる不純物を除去してかつ所望導電
層領域以外の領域は高抵抗性を増進させるイオン注入方
法を得る。
、導電層形成部以外の領域に高抵抗化不純物をイオン注
入することによりｅらげ、かつ血金属汚染不純物等素子
性能上好まし力・らざる不純物を除去してかつ所望導電
層領域以外の領域は高抵抗性を増進させるイオン注入方
法を得る。
次に、本発明を、第３図（ａ）〜ｆｉ）を参照してよシ
詳細に説明を行々う。
詳細に説明を行々う。
先づ、通常一般に行なわれている鏡面研磨の施されたＧ
ａＡｓ半絶縁性半導体基板１（裏面は鏡面研磨仕上げで
も化学エツチング仕上げでも構わない）を硫酸と過酸化
水素と水の所定混合比（例えは各々３：１：１）又は臭
素とメタノール混合液で２〜１０μｍ程度表面エツチン
グして半導体基板１の表面汚染層及び加工歪み層をエツ
チング除去しくａ図）、然る後に、半導体基板１と６０
０〜１０００℃水素雰囲気中で１０分〜６０分程度熱処
理を施す（ｂ図）。次いで、再度上記硫酸と過酸化水素
と水の混合液又は臭素とメタノール混合液にて２〜１０
μｍ程度半導体基板１の表面及び裏面を化学エツチング
によシ除去する（０図）。かかる工程を施すことによシ
、半絶縁性半導体基板１の結晶引上後に行なわれるスラ
イシングや研磨等で導入される欠陥や研磨剤及び重金属
汚染等の不純物を先づ除去しておく。
ａＡｓ半絶縁性半導体基板１（裏面は鏡面研磨仕上げで
も化学エツチング仕上げでも構わない）を硫酸と過酸化
水素と水の所定混合比（例えは各々３：１：１）又は臭
素とメタノール混合液で２〜１０μｍ程度表面エツチン
グして半導体基板１の表面汚染層及び加工歪み層をエツ
チング除去しくａ図）、然る後に、半導体基板１と６０
０〜１０００℃水素雰囲気中で１０分〜６０分程度熱処
理を施す（ｂ図）。次いで、再度上記硫酸と過酸化水素
と水の混合液又は臭素とメタノール混合液にて２〜１０
μｍ程度半導体基板１の表面及び裏面を化学エツチング
によシ除去する（０図）。かかる工程を施すことによシ
、半絶縁性半導体基板１の結晶引上後に行なわれるスラ
イシングや研磨等で導入される欠陥や研磨剤及び重金属
汚染等の不純物を先づ除去しておく。
次いで、第３図ｄに示す如く、高濃度イオン注入用のマ
スクとしてＣＶＤ５ｉ０２等の絶縁膜２左所望厚さ形成
後、通常フォトレジスト工程によシ能動層形成領域のみ
にマスク３を施こす。然る後に通常の化学エツチング法
によＦ） ＣＶＤ５ ｉ０２’等の絶縁膜２をエツチン
グしてイオン注入マスク層を形成する（ｅ図）。次いで
、半導体基板１の表面と裏面にＡｒ、Ｂ、０等のＧ ａ
Ａ ｓに対して高抵抗層を形成する注入核種（Ｎ型、
Ｐ型等にならないイオン種）を１′ｏ１−１以上の注入
量イオン注入を施し、注入領域４を形成する（ｆ図）。
スクとしてＣＶＤ５ｉ０２等の絶縁膜２左所望厚さ形成
後、通常フォトレジスト工程によシ能動層形成領域のみ
にマスク３を施こす。然る後に通常の化学エツチング法
によＦ） ＣＶＤ５ ｉ０２’等の絶縁膜２をエツチン
グしてイオン注入マスク層を形成する（ｅ図）。次いで
、半導体基板１の表面と裏面にＡｒ、Ｂ、０等のＧ ａ
Ａ ｓに対して高抵抗層を形成する注入核種（Ｎ型、
Ｐ型等にならないイオン種）を１′ｏ１−１以上の注入
量イオン注入を施し、注入領域４を形成する（ｆ図）。
然る後に、イオン注入マスクとして利用したフォトレジ
ストによるマスク３及びＣＶＤ５ｉＯｚ等の絶縁膜２を
通常の化学処理によシ除去する。次いで再度能動層形成
の為の７オトレジストエ程によシ能動層形成用イオン注
入のパターニングを行ないフォトレジスト層３′を形成
し、所望のドース量及び加速電圧によシ能動層形成の為
のシリコン、セレン等のイオン注入領域５を形成しくｇ
図）、その後、通常のレジスト除去工程を行ない、次い
でイオン注入アニール保護膜８の形成（例えばＣＶＤ５
ｉ０２等）後、所定温度にて所定時間熱処理を行ない能
動領域５′を形成する（ｈ図）。
ストによるマスク３及びＣＶＤ５ｉＯｚ等の絶縁膜２を
通常の化学処理によシ除去する。次いで再度能動層形成
の為の７オトレジストエ程によシ能動層形成用イオン注
入のパターニングを行ないフォトレジスト層３′を形成
し、所望のドース量及び加速電圧によシ能動層形成の為
のシリコン、セレン等のイオン注入領域５を形成しくｇ
図）、その後、通常のレジスト除去工程を行ない、次い
でイオン注入アニール保護膜８の形成（例えばＣＶＤ５
ｉ０２等）後、所定温度にて所定時間熱処理を行ない能
動領域５′を形成する（ｈ図）。
然る後、通常のリソグラフィー技術によジオ−ミック電
極６及びゲート電極７を設けてＧａＡｓ八ｆＥへＦＥＴ
を製作する（ｉ図）。
極６及びゲート電極７を設けてＧａＡｓ八ｆＥへＦＥＴ
を製作する（ｉ図）。
しかる工程を施すことによシ出来る能動層領域５′は前
述第１図に示す如き径方向に於けるＩｄｓ等のミクロ領
域におけるバラツキが小さく緩やかなバラツキとなる。
述第１図に示す如き径方向に於けるＩｄｓ等のミクロ領
域におけるバラツキが小さく緩やかなバラツキとなる。
本発明は基本的には高抵抗層形成のイオン注入によって
形成される注入欠陥層を能動層領域以外の基板表面層と
基板裏面層に設けて、熱処理を施すことによシ、本来基
板中に局在していた重金属等の汚染物質を注入欠陥層に
ゲッタリングすることを利用、しているものである。尚
本発明は前述実施例に限られることなく本発明の主旨を
遂行するものであればあらゆる半導体装置の製造工程に
適用しうるものである。
形成される注入欠陥層を能動層領域以外の基板表面層と
基板裏面層に設けて、熱処理を施すことによシ、本来基
板中に局在していた重金属等の汚染物質を注入欠陥層に
ゲッタリングすることを利用、しているものである。尚
本発明は前述実施例に限られることなく本発明の主旨を
遂行するものであればあらゆる半導体装置の製造工程に
適用しうるものである。
第１図（ａ） 、 （ｂ）はＣｒを含ま々いＬＥＣ結晶
とＣｒを含むＬＥＣ結晶との基板の不均一性を示したも
ので、ドレイン電流（Ｉｄｓ）と基板中心からの距離と
の関係を示すグラフである。 第２図ｊａ）〜（ｄ）は従来のイオン注入方法を゛工程
順に示す断面図である。 第３図（ａ）〜（ｉ）は本発明の一実施例を工程順に示
す断面図である。 １・・・・・・半絶縁性半導体基板、２・・・・・・絶
縁膜、３・・・・・・マスクζ ３′・・・・・・フォ
トレジスト、４・・・・・・イオン注入領域、５・・・
・・・イオン注入領域、５′・・・・・・能動層領域、
６・・・・・・オーミック電極、７・・・・・・ゲート
電極、８・・・・・・アニール保護膜、１１・・・・・
・半絶縁性半導体基板、１２・・・・・・マスキング層
、１３・・・・・・注入領域、１４・・・・・・低抵抗
能動領域、１５・・・・・・アニール保譲膜 りｆ５ｔ 図 （θ） 第 １
だ勺 ミノ（α）口１／／ ２ 第２図 （（１）−］／ （１）ノ ［ＩＩＩＩＩ］＝ＩＩＥ−−−−／（Ｃ）
／
とＣｒを含むＬＥＣ結晶との基板の不均一性を示したも
ので、ドレイン電流（Ｉｄｓ）と基板中心からの距離と
の関係を示すグラフである。 第２図ｊａ）〜（ｄ）は従来のイオン注入方法を゛工程
順に示す断面図である。 第３図（ａ）〜（ｉ）は本発明の一実施例を工程順に示
す断面図である。 １・・・・・・半絶縁性半導体基板、２・・・・・・絶
縁膜、３・・・・・・マスクζ ３′・・・・・・フォ
トレジスト、４・・・・・・イオン注入領域、５・・・
・・・イオン注入領域、５′・・・・・・能動層領域、
６・・・・・・オーミック電極、７・・・・・・ゲート
電極、８・・・・・・アニール保護膜、１１・・・・・
・半絶縁性半導体基板、１２・・・・・・マスキング層
、１３・・・・・・注入領域、１４・・・・・・低抵抗
能動領域、１５・・・・・・アニール保譲膜 りｆ５ｔ 図 （θ） 第 １
だ勺 ミノ（α）口１／／ ２ 第２図 （（１）−］／ （１）ノ ［ＩＩＩＩＩ］＝ＩＩＥ−−−−／（Ｃ）
／
Claims (2)
- （１） 半導体基板の所定部に該半導体基板を高抵抗
化する第一の不純物をイオン注入する工程と、前記半導
体基板の所定高以外の領域に前記半導体基板を低抵抗化
する第二の不純物をイオン注入する工程とを含むことを
特徴とする半導体基板へのイオン注入方法。 - （２）前記半導体基板は［１−Ｖ族化合物半導体であシ
、前記第１の不純物はアルゴン、ボロン、酸素、クロム
からなる群から選ばれるものである特許請求の範囲第１
項記載の半導体基板へのイオン注入方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6861383A JPS59194431A (ja) | 1983-04-19 | 1983-04-19 | 半導体基板へのイオン注入方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6861383A JPS59194431A (ja) | 1983-04-19 | 1983-04-19 | 半導体基板へのイオン注入方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59194431A true JPS59194431A (ja) | 1984-11-05 |
Family
ID=13378783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6861383A Pending JPS59194431A (ja) | 1983-04-19 | 1983-04-19 | 半導体基板へのイオン注入方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701422A (en) * | 1986-04-07 | 1987-10-20 | Rockwell International Corporation | Method of adjusting threshold voltage subsequent to fabrication of transistor |
-
1983
- 1983-04-19 JP JP6861383A patent/JPS59194431A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701422A (en) * | 1986-04-07 | 1987-10-20 | Rockwell International Corporation | Method of adjusting threshold voltage subsequent to fabrication of transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4382827A (en) | Silicon nitride S/D ion implant mask in CMOS device fabrication | |
| US4629520A (en) | Method of forming shallow n-type region with arsenic or antimony and phosphorus | |
| JPS618931A (ja) | 半導体装置の製造方法 | |
| US5106768A (en) | Method for the manufacture of CMOS FET by P+ maskless technique | |
| US5306939A (en) | Epitaxial silicon wafers for CMOS integrated circuits | |
| US4596071A (en) | Method of making semiconductor devices having dielectric isolation regions | |
| JP3077760B2 (ja) | 固相拡散方法 | |
| JPS59194431A (ja) | 半導体基板へのイオン注入方法 | |
| JPH06216137A (ja) | 半導体装置およびその製造方法 | |
| JPS5812732B2 (ja) | 半導体装置の製法 | |
| CA1131797A (en) | Fabrication of a semiconductor device in a simulated epitaxial layer | |
| KR910008979B1 (ko) | 금속열처리에 의한 고품위 다결정실리콘 박막형성방법 | |
| JP2664416B2 (ja) | 半導体装置の製造方法 | |
| JPH0661234A (ja) | 半導体装置の製造方法 | |
| JPS60175416A (ja) | 半導体装置の製造方法 | |
| JP2743451B2 (ja) | 半導体装置の製造方法 | |
| JPH04293241A (ja) | 半導体基板の製造方法 | |
| JPS6386565A (ja) | 半導体装置の製造方法 | |
| JPS6129537B2 (ja) | ||
| JPS60226174A (ja) | 金属硅化物の形成方法 | |
| JPH1187258A (ja) | 半導体装置の製造方法 | |
| JPS62193166A (ja) | 相補型ｍｉｓ集積回路のウエル形成方法 | |
| JPH04354328A (ja) | 半導体装置の製造方法 | |
| JPS59119761A (ja) | 半導体装置の製造方法 | |
| JPH046090B2 (ja) |