JPS5812732B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JPS5812732B2 JPS5812732B2 JP53002850A JP285078A JPS5812732B2 JP S5812732 B2 JPS5812732 B2 JP S5812732B2 JP 53002850 A JP53002850 A JP 53002850A JP 285078 A JP285078 A JP 285078A JP S5812732 B2 JPS5812732 B2 JP S5812732B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxidation
- polyoxide
- mask
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 230000003647 oxidation Effects 0.000 claims description 25
- 238000007254 oxidation reaction Methods 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 239000002253 acid Substances 0.000 claims 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 238000005530 etching Methods 0.000 description 15
- 235000012239 silicon dioxide Nutrition 0.000 description 13
- 239000000377 silicon dioxide Substances 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000008021 deposition Effects 0.000 description 7
- 235000012431 wafers Nutrition 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 230000006641 stabilisation Effects 0.000 description 4
- 238000011105 stabilization Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 239000003381 stabilizer Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28229—Making the insulator by deposition of a layer, e.g. metal, metal compound or poysilicon, followed by transformation thereof into an insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32105—Oxidation of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Weting (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
本発明は一般に半導体装置に関し、そしてより詳しくは
金属酸化物半導体電界効果トランジスターおよび関連す
る集積回路製造技術に関する。
金属酸化物半導体電界効果トランジスターおよび関連す
る集積回路製造技術に関する。
従来技術の集積回路製造技術は多くの部分においてそし
て特に窒化硅素をマスクする目的で二酸化硅素の沈着を
使用してきた。
て特に窒化硅素をマスクする目的で二酸化硅素の沈着を
使用してきた。
酸化物マスクの形成は、典型的には、酸化物マスクに所
望されているものと同一パターンのホトレジストマスク
を使用して選択的にエッチングすることにより達成され
ている。
望されているものと同一パターンのホトレジストマスク
を使用して選択的にエッチングすることにより達成され
ている。
沈着せしめられた二酸化硅素は硬質粒子を含有している
傾向があり、このことが酸化物中におけるホトレジスト
の良好なマスク輪廓の再現を困難にする。
傾向があり、このことが酸化物中におけるホトレジスト
の良好なマスク輪廓の再現を困難にする。
多数のシリコンウエーファーを同時的に二酸化硅素沈着
に付した場合には、ウエーファーごとに厚さの変動が生
ずる。
に付した場合には、ウエーファーごとに厚さの変動が生
ずる。
そのような変動は、期待される最高の厚さの酸化物を切
り開くに充分な程に長時間エッチングの継続を必要とす
る。
り開くに充分な程に長時間エッチングの継続を必要とす
る。
これはより薄い酸化物層には過剰のエッチングを生ぜし
め、そしてその結果望ましくないホトレジストのアンダ
ーカッティングを生ぜしめる,そのような問題の組合せ
の結果は沈着二酸化硅素の比較的迅速なエッチング速度
(例えば生長された酸化物に比べて)を与え、これはエ
ッチングの制御をよシ困難ならしめる。
め、そしてその結果望ましくないホトレジストのアンダ
ーカッティングを生ぜしめる,そのような問題の組合せ
の結果は沈着二酸化硅素の比較的迅速なエッチング速度
(例えば生長された酸化物に比べて)を与え、これはエ
ッチングの制御をよシ困難ならしめる。
従来技術のこれらおよびその他の問題は本発明によって
除去または大幅に軽減される。
除去または大幅に軽減される。
本発明によれば、多結晶性シリコン(本明細書では以後
「ポリシリコン」と称する)が半導体装置上に沈着せし
められ、そして次いでこれは二酸化硅素(本明細書では
以後「ポリオキサイド」と称する)に変換せしめられる
。
「ポリシリコン」と称する)が半導体装置上に沈着せし
められ、そして次いでこれは二酸化硅素(本明細書では
以後「ポリオキサイド」と称する)に変換せしめられる
。
このポリシリコンは高温壁炉中で真空蒸着されるのが好
ましい。
ましい。
ポリシリコンの酸化は、好ましくはシリコン上に熱的に
直接生長せしめられた酸化物の一般特性を有するポリオ
キサイド層にポリシリコン層を変換させるに充分な温度
の湿った酸化雰囲気中で実施される。
直接生長せしめられた酸化物の一般特性を有するポリオ
キサイド層にポリシリコン層を変換させるに充分な温度
の湿った酸化雰囲気中で実施される。
しかしながら、ポリオキサイドはシリコン以外の表面に
も重層しうるのであり、本発明の重要な一態様はポリオ
キサイドマスクを通しての耐酸化性物質のパターンのエ
ッチングによる酸化マスクの生成である。
も重層しうるのであり、本発明の重要な一態様はポリオ
キサイドマスクを通しての耐酸化性物質のパターンのエ
ッチングによる酸化マスクの生成である。
本発明のこの重要な態様の特別な一適用は、半導体サブ
ストレート中の活性部分を規制するアイソプレーナフィ
ールド酸化物の形成における窒化硅素の酸化マスクの使
用を包含する。
ストレート中の活性部分を規制するアイソプレーナフィ
ールド酸化物の形成における窒化硅素の酸化マスクの使
用を包含する。
ポリオキサイドが二酸化硅素沈着に比してより遅いエッ
チング速度、より均一な厚さおよび組成を有しており、
それによってより良好なマスク規制を可能ならしめそし
てその間のフィールド酸化物および活性部分の位置づけ
にあたって一層繊細な匍脚を生成するという点でポリオ
キサイドは二酸化硅素沈着に比べて利点を有している。
チング速度、より均一な厚さおよび組成を有しており、
それによってより良好なマスク規制を可能ならしめそし
てその間のフィールド酸化物および活性部分の位置づけ
にあたって一層繊細な匍脚を生成するという点でポリオ
キサイドは二酸化硅素沈着に比べて利点を有している。
本発明のその他の利点は、比較的低い温度でポリオキサ
イド層を生成させうることであり、このことは半導体装
置中の拡散プロフィルに悪い影響を与えない温度でのパ
ツシベーション(表面安定化)および安定化層の形成を
可能ならしめる。
イド層を生成させうることであり、このことは半導体装
置中の拡散プロフィルに悪い影響を与えない温度でのパ
ツシベーション(表面安定化)および安定化層の形成を
可能ならしめる。
二酸化硅素の沈着と対照的にポリオキサイドを使用する
ことの更にその他の利点は、二酸化硅素の沈着に典型的
に使用される低容積の低温(冷)壁配置に比して多数の
ウエーファーを熱壁炉中で処理するためにボート中で端
部を垂直にしてそして密接な空間距離で位置させること
ができるということである。
ことの更にその他の利点は、二酸化硅素の沈着に典型的
に使用される低容積の低温(冷)壁配置に比して多数の
ウエーファーを熱壁炉中で処理するためにボート中で端
部を垂直にしてそして密接な空間距離で位置させること
ができるということである。
更に、これらのウエーファーを引続いてのウエーファー
の酸化の間そのままボート中に残留させるのが便利であ
る。
の酸化の間そのままボート中に残留させるのが便利であ
る。
本発明の性質ならびにその本質的な特徴および利点は添
付図面と組合せて説明的具体例を考慮することによって
より莞全に理解することができよう。
付図面と組合せて説明的具体例を考慮することによって
より莞全に理解することができよう。
第1図に関しては、製造工程の初期段階の本発明の装置
の模式的スライス10が示されている。
の模式的スライス10が示されている。
好ましくは約5〜30オームーcmの抵抗率を有するp
−型導電性のシリコンウエーファーがサブストレート1
2として使用されている。
−型導電性のシリコンウエーファーがサブストレート1
2として使用されている。
サブストレート12の上側表面14の上には、好ましく
は約600オングストロームの厚さを有する二酸化硅素
層16が生長せしめられている。
は約600オングストロームの厚さを有する二酸化硅素
層16が生長せしめられている。
約650オングストロームの厚さを有する窒化硅素層1
8を、既知の低温(冷)壁または高温(熱)壁反応器技
術を使用して二酸化硅素層16上に沈着させる。
8を、既知の低温(冷)壁または高温(熱)壁反応器技
術を使用して二酸化硅素層16上に沈着させる。
ポリシリコンの上層を好ましくは既知の真空蒸着技術を
使用して熱壁炉中で窒化硅素層18上に沈着させる。
使用して熱壁炉中で窒化硅素層18上に沈着させる。
次いで装置10を好ましくは約950℃の水蒸気中での
酸化性雰囲気に充分長時間曝して第1図のポリシリコン
層20を完全に酸化してそれによって第2図に示したポ
リオキサイド層20′を生成せしめる。
酸化性雰囲気に充分長時間曝して第1図のポリシリコン
層20を完全に酸化してそれによって第2図に示したポ
リオキサイド層20′を生成せしめる。
この層20′は好ましくは約2500オングストローム
の厚さを有しているが、これは酸化の間の生長の故に最
初のポリシリコン層20の約2倍の厚さである。
の厚さを有しているが、これは酸化の間の生長の故に最
初のポリシリコン層20の約2倍の厚さである。
第3図について述べるに、ホトレジストパターン22が
標準的ホトマスク技術を使用してポリオキサイド層20
′上に沈着せしめられ、その後で層20′の隠蔽されて
いない部分をエッチングで取り去る。
標準的ホトマスク技術を使用してポリオキサイド層20
′上に沈着せしめられ、その後で層20′の隠蔽されて
いない部分をエッチングで取り去る。
エッチング段階の後で、矢印により示されている既知の
ようにして好ましくはポリオキサイド20′によね被覆
されていないサブストレート120部分中にP+領域2
4を生ずる硼素を使用するイオン注入段階が実施される
。
ようにして好ましくはポリオキサイド20′によね被覆
されていないサブストレート120部分中にP+領域2
4を生ずる硼素を使用するイオン注入段階が実施される
。
装置10中で活性エレメントが生成される部分は領域2
4の間に絶縁されて存在する。
4の間に絶縁されて存在する。
第3図は本発明に記載された方法の重要な特徴を示して
いる。
いる。
ここにホトレジストマスク22を規制するにあたっての
解像はポリオキサイドをエッチングしうる制御可能性の
故にポリオキサイド層20′中に実質的に再現される。
解像はポリオキサイドをエッチングしうる制御可能性の
故にポリオキサイド層20′中に実質的に再現される。
下にある酸化物の横方向エッチングによるホトレジスト
のアンダーカッティングは重大な従来技術の問題である
が、これは層20′の材料としてポリオキサイドを使用
することによって大きく軽減される。
のアンダーカッティングは重大な従来技術の問題である
が、これは層20′の材料としてポリオキサイドを使用
することによって大きく軽減される。
層20′の横方向エッチングに際してマスク22をアン
ダーカットする傾向は比較的軽減される。
ダーカットする傾向は比較的軽減される。
その理由は、ポリオキサイドは、従来技術に使用された
沈着酸化物よりも一層大なる制御可能性をもってエッチ
ングできるからである。
沈着酸化物よりも一層大なる制御可能性をもってエッチ
ングできるからである。
そのような一層犬なるエッチングの制御は、沈着された
酸化物に比べた場合のポリオキサイドの安性的利点の故
に可能となる.ポリオキサイドはより遅いエッチング速
度、各ウエーブァ一間のより均一な厚さ、そして粒子を
含ま々い比較的きれいな組成を有している。
酸化物に比べた場合のポリオキサイドの安性的利点の故
に可能となる.ポリオキサイドはより遅いエッチング速
度、各ウエーブァ一間のより均一な厚さ、そして粒子を
含ま々い比較的きれいな組成を有している。
次いでホトレジスト層22を除去し、そして窒化物層1
8のポリオキサイド層20′により被覆されていない部
分を既知の技術を使用して、蝕刻除去して第4図の構造
物を形成させる。
8のポリオキサイド層20′により被覆されていない部
分を既知の技術を使用して、蝕刻除去して第4図の構造
物を形成させる。
ポリオキサイド層20′は窒化物層1Bのエッチングの
間マスクとして作用するのであるから、第4図の構造に
おいては高度の解像が行なわれる。
間マスクとして作用するのであるから、第4図の構造に
おいては高度の解像が行なわれる。
第5図について述べると、アイソプレーナフィールド酸
化が約1000℃で、約6〜8時間水蒸気中で実施され
る。
化が約1000℃で、約6〜8時間水蒸気中で実施され
る。
これは層16.18および20′の積み重なりの周りに
比較的厚い(好ましくは厚さ約13000オングストロ
ームの)uフィールド」酸化物層26を生ずる結果とな
る。
比較的厚い(好ましくは厚さ約13000オングストロ
ームの)uフィールド」酸化物層26を生ずる結果とな
る。
フィールド酸化物26は約5000オングストロームの
深さまでサブストレート12中に浸透して、硼素注入物
(インプラント)24をそれより更に深いところに押し
やる。
深さまでサブストレート12中に浸透して、硼素注入物
(インプラント)24をそれより更に深いところに押し
やる。
フィールド酸化物26はサブストレート12中に活性エ
レメント例えばMOSFElを生成させるだめの領域を
規制する。
レメント例えばMOSFElを生成させるだめの領域を
規制する。
フィールド酸化物26は耐酸化性窒化硅素を包含する層
18により規制されるのであるから、ポリオキサイド層
20′の制御されたエッチングが厳密なサブストレート
空間位置づけを達成する決定因子であり、それによって
収率のみならずサブストレート中のエレメント密度にも
影響することは明白である。
18により規制されるのであるから、ポリオキサイド層
20′の制御されたエッチングが厳密なサブストレート
空間位置づけを達成する決定因子であり、それによって
収率のみならずサブストレート中のエレメント密度にも
影響することは明白である。
次に、既知のように弗化水素酸でエッチングすることに
よってポリオキサイド層20′が除去されるがこれはま
たフィールド酸化物26の厚さをも減少する。
よってポリオキサイド層20′が除去されるがこれはま
たフィールド酸化物26の厚さをも減少する。
次いで窒化物層18および酸化物層16が通常の技術を
使用して除去され、このことは第6図に示した構造を生
成する。
使用して除去され、このことは第6図に示した構造を生
成する。
酸化物層16の除去に伴なってフィールド酸化物26の
厚さは再び若干減少する。
厚さは再び若干減少する。
前記の一連の段階に代るものとして、フィールド酸化物
26の生長の前にポリオキサイド層20′を除去しそれ
によってフィールド酸化物26のエッチングを制限する
ことが有利な場合もある。
26の生長の前にポリオキサイド層20′を除去しそれ
によってフィールド酸化物26のエッチングを制限する
ことが有利な場合もある。
表面清浄化段階について「チャンネル」酸化物または「
ゲート」酸化物層28を第7図に示したように約900
オングストロームの厚さに生長させる。
ゲート」酸化物層28を第7図に示したように約900
オングストロームの厚さに生長させる。
これに続いて既知の技術を使用するイオン注入段階を実
施する。
施する。
米国特許第3898105号明細書に記載されたイオン
電導性のタイプおよび使用量水準に応じて強化させた様
式または弱化させた様式のFETを生成させることがで
きる。
電導性のタイプおよび使用量水準に応じて強化させた様
式または弱化させた様式のFETを生成させることがで
きる。
前記米国特許明細書は参考としてここに包含されている
。
。
第8図について去えぱ、第1図の層20に関連して前記
したと同様にして高温壁炉中で真空蒸着を使用して約5
000オングストロームの厚さまでチャンネル酸化物2
8上にポリシリコン層30を沈着させる。
したと同様にして高温壁炉中で真空蒸着を使用して約5
000オングストロームの厚さまでチャンネル酸化物2
8上にポリシリコン層30を沈着させる。
このポリシリコン層30は以後に論じられるような引続
いての処理によってMOSFETのゲートを形成するた
めの手段を提供する。
いての処理によってMOSFETのゲートを形成するた
めの手段を提供する。
次いでポリシリコン層300部分酸化を実施して第9図
に示したようにポリシリコン層30上に約700オング
ストローム厚さのポリオキサイド層32を生成させる。
に示したようにポリシリコン層30上に約700オング
ストローム厚さのポリオキサイド層32を生成させる。
次に、ホトレジストパターン34によりゲート部分が規
制されそしてホトレジスト34により被覆されていない
酸化物層32がエッチングにより取り去られて第10図
に示された構造物を生成する。
制されそしてホトレジスト34により被覆されていない
酸化物層32がエッチングにより取り去られて第10図
に示された構造物を生成する。
第11図について云えば、ホトレジスト34を除去して
ポリシリコン30をエッチングするだめのマスクとして
ポリオキサイド層32を残留させて図示されている構造
体を生成させる。
ポリシリコン30をエッチングするだめのマスクとして
ポリオキサイド層32を残留させて図示されている構造
体を生成させる。
層32および300両者は制御可能な方法でエッチング
することができるのであるから、当業者には明白である
ように良好なチャンネル規制が達成される。
することができるのであるから、当業者には明白である
ように良好なチャンネル規制が達成される。
次いでエッチングを実施する。
これによってポリオキサイド層32およびポリシリコン
30により被覆されていない酸化物層部分28を除去し
てポリシリコン片30により被覆されたチャンネル酸化
物片28を残留させる。
30により被覆されていない酸化物層部分28を除去し
てポリシリコン片30により被覆されたチャンネル酸化
物片28を残留させる。
その後でN型ドープ剤好ましくは燐を既知の技術を使用
して拡散させてN十源およびドレーン領域36および3
8をサブストレート12中に生成させる。
して拡散させてN十源およびドレーン領域36および3
8をサブストレート12中に生成させる。
これらは第12図の構造によるチャンネル域40を規制
するものである。
するものである。
好ましくはこれらN領域36および38は約20〜25
オーム/平方の抵抗率を有している。
オーム/平方の抵抗率を有している。
燐もまたポリシリコン30(点描により示されている)
中に拡散するが、これは層30を高度にドーピングされ
たN型のものとしそしてすなわち高度に導電性のものと
する。
中に拡散するが、これは層30を高度にドーピングされ
たN型のものとしそしてすなわち高度に導電性のものと
する。
次いで薄い熱酸化物層42を第13図に示されるように
生長させる。
生長させる。
この酸化物層42は好ましくは約700オングストロー
ムの厚さまで約950℃において水蒸気中で生長させる
。
ムの厚さまで約950℃において水蒸気中で生長させる
。
第14図についてみるに、好ましくは約
2500オングストローム厚さのポリシリコンの層44
を層20および30の形我に関して前記したと同一の技
術を使用して沈着させる。
を層20および30の形我に関して前記したと同一の技
術を使用して沈着させる。
次いでド一ピング段階を実施してすべての面上に安定化
作用物質を導入する。
作用物質を導入する。
これは例えばナトリウムのような不純物が下にある酸化
物層特にゲート酸化物28中に移動することを防止する
ためである。
物層特にゲート酸化物28中に移動することを防止する
ためである。
このドーピング段階は好ましくは燐の拡散であり、これ
は下にある酸化物を横切ることなく容易にポリシリコン
層44中に入っていく。
は下にある酸化物を横切ることなく容易にポリシリコン
層44中に入っていく。
二酸化硅素中への燐の拡散による安定化は従来技術にお
いて実施されている.安定化を大きく容易ならしめる本
発明Ω特別の利点は、燐が二酸化シリコン中へよりもポ
リシリコン中にはるかに一層迅速に拡散することである
。
いて実施されている.安定化を大きく容易ならしめる本
発明Ω特別の利点は、燐が二酸化シリコン中へよりもポ
リシリコン中にはるかに一層迅速に拡散することである
。
ポリシリコン層44を次いで950℃を越えない温度の
水蒸気中で酸化してそれによって約5000オングスト
ロームの厚さになっているポリオキサイド安定化層44
′を生成させる.本発明の別の利点は、N−ドーピング
されたポリシリコンが酸化する際の相対速妾である。
水蒸気中で酸化してそれによって約5000オングスト
ロームの厚さになっているポリオキサイド安定化層44
′を生成させる.本発明の別の利点は、N−ドーピング
されたポリシリコンが酸化する際の相対速妾である。
この比較的迅渚な酸化速度は方法中のこの時点での炉内
時間の短縮を与えるので好ましい。
時間の短縮を与えるので好ましい。
その後で、接点窓を開き、そして金属源、ドレインおよ
びゲート接点46,48および50を好ましくは既知の
方法によるアルミニウム沈着を使用して形成して「シリ
コンゲート」構造体と呼ばれている第15図に示した構
造体を生成させる。
びゲート接点46,48および50を好ましくは既知の
方法によるアルミニウム沈着を使用して形成して「シリ
コンゲート」構造体と呼ばれている第15図に示した構
造体を生成させる。
ポリシリコン層30の高い導電性の故に、接点50に適
用されるゲート信号はポリシリコン層30によって運ば
れ、それによって電界効果トランジスターを熟知してい
る技術者には既知のようにして酸化物層28を通ってチ
ャンネル40を調整する。
用されるゲート信号はポリシリコン層30によって運ば
れ、それによって電界効果トランジスターを熟知してい
る技術者には既知のようにして酸化物層28を通ってチ
ャンネル40を調整する。
ポリシリコン層30を酸化物層28の厚さに応じてチャ
ンネル40の上の前以って定めた高さに位置させること
ができる。
ンネル40の上の前以って定めた高さに位置させること
ができる。
第14図および第15図の沈着および酸化段階の特別な
利点は、装置10の下にある領域の特性の劣悪化を防止
するに充分なだけ低い温度で酸化を実施しうろことであ
る。
利点は、装置10の下にある領域の特性の劣悪化を防止
するに充分なだけ低い温度で酸化を実施しうろことであ
る。
例えば領域36および38の望ましくない横方向の拡散
は実質的に、本発明の安定化法の使用によって回避され
る。
は実質的に、本発明の安定化法の使用によって回避され
る。
950℃より甚だしく高い温度は36および38の領域
中での不純物の望ましくない横方向の拡散を生せしめる
に対して、950℃はポリシリコンを良好な熱酸化物特
性を有するポリオキサイドに変換させるに充分に高い温
度である。
中での不純物の望ましくない横方向の拡散を生せしめる
に対して、950℃はポリシリコンを良好な熱酸化物特
性を有するポリオキサイドに変換させるに充分に高い温
度である。
最後に、既知の方法で装置10を環境的に受働態化する
ために、グラシベーション化を実施する,好ましくは低
温で燐ドーピング酸化物を沈着させることによって燐安
定化されたガラス層を形成させる。
ために、グラシベーション化を実施する,好ましくは低
温で燐ドーピング酸化物を沈着させることによって燐安
定化されたガラス層を形成させる。
本発明の好ましい具体例を詳記したけれども、特許請求
の範囲に定義されている本発明の精神から逸脱すること
なしにそれに種々の変更を実施しうろことを理解された
い。
の範囲に定義されている本発明の精神から逸脱すること
なしにそれに種々の変更を実施しうろことを理解された
い。
例えば、シリコンが好ましいサブストレート物質である
と称されているけれども、ある用途には他の既知の元素
および化合物の半導体物質を有利に使用できる。
と称されているけれども、ある用途には他の既知の元素
および化合物の半導体物質を有利に使用できる。
サブストレート12はP型として示されているけれども
、当業者には理解されるように、N型サブストレートを
有する装置を同様の方法によって製造することができる
。
、当業者には理解されるように、N型サブストレートを
有する装置を同様の方法によって製造することができる
。
燐および硼素は好ましいドープ剤であるけれども、他の
既知のN型およびP型ドープ剤をそれに対して代替する
ことができる。
既知のN型およびP型ドープ剤をそれに対して代替する
ことができる。
本発明を実施するだめの前記方法におけるこれらおよび
その他の変形は本発明の特許請求範囲内にあるものであ
る。
その他の変形は本発明の特許請求範囲内にあるものであ
る。
添付図面第1〜15図は本発明による半導体装置の製造
法における種々の段階でのその装置の模式的断面図であ
る。
法における種々の段階でのその装置の模式的断面図であ
る。
Claims (1)
- 【特許請求の範囲】 1 (a)耐酸化性物質の層を形成させる段階と、(b
l 耐酸化性層上にポリシリコン層を沈着させる段階と
、 (c)ポリシリコンを酸化雰囲気に曝してポリオキサイ
ド層を生成させる段階と、 (φ ポリオキサイドの選ばれた部分を酸エッチング剤
に曝してポリオキサイドマスクを生成させる段階と、そ
して (e)このポリオキサイドマスクを使用して耐酸化性層
の一部分を除去してそれによって耐酸化性物質の下の層
に対して酸化マスクを形成する段階と、 を包含する半導体装置の製法。 2 (a)耐酸化性物質の層を形成させる段階と、(b
)耐酸化性層上にポリシリコン層を沈着させる段階と、 (0 ポリシリコンを酸化雰囲気に曝してポリオキサイ
ド層を生成させる段階と、 (d)ポリオキサイドの選ばれた部分を酸エッチング剤
に曝してポリオキサイドマスクを生成させる段階と、そ
して (e)このポリオキサイドマスクを使用して耐酸化性層
の一部分を除去してそれによって耐酸化性物質の下の層
に対して酸化マスクを形成する段階とを包含し、更に耐
酸化性物質が窒化硅素を包含しそおり、そして(e)段
階の後でサブストレートを酸化雰囲気に曝してそれによ
ってフィールド部分におけるアイソプレーナ型の厚い酸
化物を窒化硅素酸化マスクのまわりに生長せしめる、半
導体サブストレートの活性部分を厳密に規制するために
使用される半導体装置の製造方法。 3 (a)耐酸化性物質の層を形成させる段階と、(b
)耐酸化性層上にポリシリコン層を沈着させる段階と、 (c)ポリシリコンを酸化雰囲気に曝してポリオキサイ
ド層を生成させる段階と、 (♂ ポリオキサイドの選ばれた部分を酸エッチング剤
に曝してポリオキサイドマスクを生成させる段階とそし
て (e)このポリオキサイドマスクを使用して耐酸化性層
の一部分を除去してそれによって耐酸化性物質の下の層
に対して酸化マスクを形成する段階とを包含し、又耐酸
化性物質が窒化硅素を包含しており、そして(e)段階
の後でサブストレートを酸化雰囲気に曝してそれによっ
てフィールド部分におけるアイソプレーナ型の厚い酸化
物を窒化硅素酸化マスクのまわりに生長せしめる、半導
体サブストレートの活性部分を厳密に規制するために使
用されるものであり、更に 前畝ω段階の前に熱酸化物層を半導体サブストレート上
に形成させそして窒化硅素を熱酸化物層上に沈着させる
半導体装置の製法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US75980377A | 1977-01-17 | 1977-01-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5390776A JPS5390776A (en) | 1978-08-09 |
JPS5812732B2 true JPS5812732B2 (ja) | 1983-03-10 |
Family
ID=25057013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53002850A Expired JPS5812732B2 (ja) | 1977-01-17 | 1978-01-17 | 半導体装置の製法 |
Country Status (5)
Country | Link |
---|---|
JP (1) | JPS5812732B2 (ja) |
DE (1) | DE2801680A1 (ja) |
FR (1) | FR2377703A1 (ja) |
GB (1) | GB1593694A (ja) |
IT (1) | IT1089298B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4268951A (en) * | 1978-11-13 | 1981-05-26 | Rockwell International Corporation | Submicron semiconductor devices |
JPS5941870A (ja) * | 1982-08-25 | 1984-03-08 | Toshiba Corp | 半導体装置の製造方法 |
JPS5955071A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Micro Comput Eng Ltd | 不揮発性半導体装置 |
GB2131407B (en) * | 1982-11-12 | 1987-02-04 | Rca Corp | Method of formation of silicon dioxide layer |
JPS59184547A (ja) * | 1983-04-04 | 1984-10-19 | Agency Of Ind Science & Technol | 半導体装置及びその製造方法 |
JPS6066866A (ja) * | 1983-09-24 | 1985-04-17 | Sharp Corp | 炭化珪素mos構造の製造方法 |
CN112002648A (zh) * | 2020-07-14 | 2020-11-27 | 全球能源互联网研究院有限公司 | 一种碳化硅功率器件的制备方法及碳化硅功率器件 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS502472A (ja) * | 1973-05-08 | 1975-01-11 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3966501A (en) * | 1973-03-23 | 1976-06-29 | Mitsubishi Denki Kabushiki Kaisha | Process of producing semiconductor devices |
US3911168A (en) * | 1973-06-01 | 1975-10-07 | Fairchild Camera Instr Co | Method for forming a continuous layer of silicon dioxide over a substrate |
US3874920A (en) * | 1973-06-28 | 1975-04-01 | Ibm | Boron silicide method for making thermally oxidized boron doped poly-crystalline silicon having minimum resistivity |
US3899373A (en) * | 1974-05-20 | 1975-08-12 | Ibm | Method for forming a field effect device |
-
1977
- 1977-12-30 IT IT31505/77A patent/IT1089298B/it active
-
1978
- 1978-01-11 GB GB1075/78A patent/GB1593694A/en not_active Expired
- 1978-01-16 DE DE19782801680 patent/DE2801680A1/de not_active Ceased
- 1978-01-16 FR FR7801128A patent/FR2377703A1/fr active Granted
- 1978-01-17 JP JP53002850A patent/JPS5812732B2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS502472A (ja) * | 1973-05-08 | 1975-01-11 |
Also Published As
Publication number | Publication date |
---|---|
IT1089298B (it) | 1985-06-18 |
FR2377703A1 (fr) | 1978-08-11 |
GB1593694A (en) | 1981-07-22 |
FR2377703B1 (ja) | 1985-04-12 |
JPS5390776A (en) | 1978-08-09 |
DE2801680A1 (de) | 1978-07-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5151381A (en) | Method for local oxidation of silicon employing two oxidation steps | |
EP0015677B1 (en) | Method of producing semiconductor devices | |
KR970000703B1 (ko) | 반도체 장치의 제조 방법 | |
US4219379A (en) | Method for making a semiconductor device | |
US5895252A (en) | Field oxidation by implanted oxygen (FIMOX) | |
US4178191A (en) | Process of making a planar MOS silicon-on-insulating substrate device | |
JPS6038874A (ja) | 半導体装置の製造方法 | |
JPS62203380A (ja) | 半導体素子の製造方法 | |
JP2682529B2 (ja) | 半導体素子の素子分離絶縁膜形成方法 | |
JPH0437152A (ja) | 半導体装置の製造方法 | |
US5374584A (en) | Method for isolating elements in a semiconductor chip | |
JPS5812732B2 (ja) | 半導体装置の製法 | |
JPS6123657B2 (ja) | ||
US4696095A (en) | Process for isolation using self-aligned diffusion process | |
JPH0523056B2 (ja) | ||
JPS59165434A (ja) | 半導体装置の製造方法 | |
JPS5852843A (ja) | 半導体集積回路装置の製造法 | |
US5763316A (en) | Substrate isolation process to minimize junction leakage | |
JPH0763072B2 (ja) | 半導体デバイスの分離方法 | |
JP2000311861A (ja) | 半導体膜の選択成長方法および半導体装置の製造方法 | |
JPH0468770B2 (ja) | ||
KR100290901B1 (ko) | 반도체소자의격리막형성방법 | |
JP2533141B2 (ja) | 半導体装置の製造方法 | |
US5039623A (en) | Method of manufacturing a semiconductor device | |
JP3224432B2 (ja) | 半導体装置の製造方法 |