JPS59193062A - 多結晶シリコン薄膜トランジスタ - Google Patents
多結晶シリコン薄膜トランジスタInfo
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- JPS59193062A JPS59193062A JP58065470A JP6547083A JPS59193062A JP S59193062 A JPS59193062 A JP S59193062A JP 58065470 A JP58065470 A JP 58065470A JP 6547083 A JP6547083 A JP 6547083A JP S59193062 A JPS59193062 A JP S59193062A
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- Japan
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- polycrystalline silicon
- thin film
- film transistor
- electrode
- silicon thin
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/67—Thin-film transistors [TFT]
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- H10D30/6743—Silicon
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は多結晶シリコンを用いた薄膜トランジスタに関
するものである。
するものである。
；ｉ才膜トジンジスタは、絶縁体基板上に蒸着等により
、半導体薄膜を被着形成して能動素子を作ったもので、
通常は１８、界効果形であり、才１に造および動作とも
にＭ（Ｊ８− ）’Ｅ’ｉ’ Ｋ 類似している。しか
しながらＭＯＳ −ＦＥ’ｌ’が通常犀、Ｒ７晶基板を
用いて形成されるのに対してこの薄膜トランジスタは絶
縁体基板上に形成した半導体薄膜によって４１・（成さ
れるために大面状トランジスタプレイを製作できるとい
う利点を有している。このだめ、例えは、液晶マトリッ
クスディスプレイのクロストーク防止用スイッチング素
子として極めて好適である。すなわち液晶マトリックス
ディスプレイは近年ポケットテレビやコンピュータ端用
川扱儲として一発が進められ、画像の一層の精細化が求
められているが、画素子数の増加に伴なうクロストーク
を防止するためには、各画素にスイッチング素子を付設
する手段が有効である。この場合、薄膜トランジスタを
用いればディスプレイパネルの一方の基板上に形成でき
るので有利である。またこの場合、薄膜を構成する半導
体としては、ＣｄＳ 、 Ｃｄ８ｅ等の化合物やアモル
ファスシリコン等も用いられるが、特性の安定性や無公
害の観点から多結晶シリコンが最もすぐれている。
、半導体薄膜を被着形成して能動素子を作ったもので、
通常は１８、界効果形であり、才１に造および動作とも
にＭ（Ｊ８− ）’Ｅ’ｉ’ Ｋ 類似している。しか
しながらＭＯＳ −ＦＥ’ｌ’が通常犀、Ｒ７晶基板を
用いて形成されるのに対してこの薄膜トランジスタは絶
縁体基板上に形成した半導体薄膜によって４１・（成さ
れるために大面状トランジスタプレイを製作できるとい
う利点を有している。このだめ、例えは、液晶マトリッ
クスディスプレイのクロストーク防止用スイッチング素
子として極めて好適である。すなわち液晶マトリックス
ディスプレイは近年ポケットテレビやコンピュータ端用
川扱儲として一発が進められ、画像の一層の精細化が求
められているが、画素子数の増加に伴なうクロストーク
を防止するためには、各画素にスイッチング素子を付設
する手段が有効である。この場合、薄膜トランジスタを
用いればディスプレイパネルの一方の基板上に形成でき
るので有利である。またこの場合、薄膜を構成する半導
体としては、ＣｄＳ 、 Ｃｄ８ｅ等の化合物やアモル
ファスシリコン等も用いられるが、特性の安定性や無公
害の観点から多結晶シリコンが最もすぐれている。
第１図および＃２図は、通常用いられでいるこの稀の薄
膜トランジスタの一例を示すや細断面図である。同図に
おいて、Ｉけガラス等からなる絶縁体基板、２は半導体
膜、３は絶縁膜、４，５はソース、ドレイン電極、６け
ゲート電極である。
膜トランジスタの一例を示すや細断面図である。同図に
おいて、Ｉけガラス等からなる絶縁体基板、２は半導体
膜、３は絶縁膜、４，５はソース、ドレイン電極、６け
ゲート電極である。
しかしながら、上記構成を有するＭＩＩＮ）ランジスタ
において、半導体膜２が多結晶シリコンの場合、膜厚が
薄いと結晶性が不十分で良好々動作特性が得られず、良
好な動作特性を得るためには膜厚は約２０００λ以上、
望１しく岐約５ｏｏｏＡ以上必要である。ところが、半
導体膜２の膜厚をこのように厚くすると、第１図、第２
図の構造の場合、ゲートに電圧を印加してもソース可、
極４およびドレイン電極５近傍の半導体膜２にキャリア
が十分に励起されず、動作しにくくなるという欠点があ
った。そこで半導体膜２として多結晶シリコンを用いる
場合には、キャリア励起上、有利な第３図、第４図の構
造が望ましいと考えられる。
において、半導体膜２が多結晶シリコンの場合、膜厚が
薄いと結晶性が不十分で良好々動作特性が得られず、良
好な動作特性を得るためには膜厚は約２０００λ以上、
望１しく岐約５ｏｏｏＡ以上必要である。ところが、半
導体膜２の膜厚をこのように厚くすると、第１図、第２
図の構造の場合、ゲートに電圧を印加してもソース可、
極４およびドレイン電極５近傍の半導体膜２にキャリア
が十分に励起されず、動作しにくくなるという欠点があ
った。そこで半導体膜２として多結晶シリコンを用いる
場合には、キャリア励起上、有利な第３図、第４図の構
造が望ましいと考えられる。
なお、第３図、第４図において、ｌ＠１図、第２図と同
一部分には同一符号を付しである。しかしながら、第３
図の構造ではソース電極４およびドレイン１ｔＬ極５を
形成後、多結晶シリコンの半導体膜２を形成することに
なる妙よ、多結晶シリコン膜を形成するためＫは基板温
度を約５００−Ｃあるいけそれ以上に士げる必要があシ
、シリコン膜を形成する時点で電極材料がシリコン中に
拡散、あるいはシリコンと反応してしまい、笑際上採用
できないという欠点がある。結局半導体ｐＡ２として多
結晶シリコンを用いる場合には第４図の構造をとらざる
を得なぐなる。
一部分には同一符号を付しである。しかしながら、第３
図の構造ではソース電極４およびドレイン１ｔＬ極５を
形成後、多結晶シリコンの半導体膜２を形成することに
なる妙よ、多結晶シリコン膜を形成するためＫは基板温
度を約５００−Ｃあるいけそれ以上に士げる必要があシ
、シリコン膜を形成する時点で電極材料がシリコン中に
拡散、あるいはシリコンと反応してしまい、笑際上採用
できないという欠点がある。結局半導体ｐＡ２として多
結晶シリコンを用いる場合には第４図の構造をとらざる
を得なぐなる。
第４図の構造の場合、ソース電極４．ドレインｔ＆５の
形成は、マスク蒸着でも可能であるが、電極パターンの
種度が不十分であシ、ソース電極今とドレイン電極５間
のリークが起りゃすいなどの欠点がある。これに対して
フォトエツチングでは容易に所定の電極パターンを形成
することができて望まし騒結果を得ることができる。ま
た、電極材料としては多結晶シリコンと反応しにくいこ
と、良好な電気的コンクタトがと五ることなどのφ件を
考慮すると、はぼＡｔに限定される。結局多結晶シリコ
ン薄膜トランジスタのソース電極４゜ドレイン電極５と
してはフォトエツチングでＡｔのパターンを形成したも
のが望寸しいことになる。
形成は、マスク蒸着でも可能であるが、電極パターンの
種度が不十分であシ、ソース電極今とドレイン電極５間
のリークが起りゃすいなどの欠点がある。これに対して
フォトエツチングでは容易に所定の電極パターンを形成
することができて望まし騒結果を得ることができる。ま
た、電極材料としては多結晶シリコンと反応しにくいこ
と、良好な電気的コンクタトがと五ることなどのφ件を
考慮すると、はぼＡｔに限定される。結局多結晶シリコ
ン薄膜トランジスタのソース電極４゜ドレイン電極５と
してはフォトエツチングでＡｔのパターンを形成したも
のが望寸しいことになる。
しかしながら、このような多結晶シリコン薄膜トランジ
スタを製作したところ、以下に記述するような問題があ
った。すなわち、多結晶シリコン薄膜トランジスタは、
完成後にｈｙ囲気中あるいはＨ２を含んだ市雰囲気中で
アニール処理を行なうと動作管性が改善されるが、アニ
ールｌ１ｌｉＨｉ４：が高いとンース屯極４．ドレイン
電極５を形成するＡｔが多結晶シリコンの結晶粒界に拡
散し、オフ抵抗が低下する。
スタを製作したところ、以下に記述するような問題があ
った。すなわち、多結晶シリコン薄膜トランジスタは、
完成後にｈｙ囲気中あるいはＨ２を含んだ市雰囲気中で
アニール処理を行なうと動作管性が改善されるが、アニ
ールｌ１ｌｉＨｉ４：が高いとンース屯極４．ドレイン
電極５を形成するＡｔが多結晶シリコンの結晶粒界に拡
散し、オフ抵抗が低下する。
これを抑止するためには、アニール処理をＡｔの多結晶
シリコンの結晶粒界への拡散が顕著とならない範囲の低
い温度で行なえばよいが、このような温度でアニール処
理を行なった場合には動作特性の改善効果が十分に得ら
れず、このため良好７よ動作特性が得にくくなるという
問題があった。
シリコンの結晶粒界への拡散が顕著とならない範囲の低
い温度で行なえばよいが、このような温度でアニール処
理を行なった場合には動作特性の改善効果が十分に得ら
れず、このため良好７よ動作特性が得にくくなるという
問題があった。
したがって本発明は、このような問題に＠今てなされた
ものであり、その目的とするところは、ソース電極、ド
レイン電極を形成するＡｔの多結晶シリコンの結晶粒子
ｆへの拡散全抑制して動作特性が良好でかつ一定の多結
晶シリコン埠膜トランジスタを提供することにある。
ものであり、その目的とするところは、ソース電極、ド
レイン電極を形成するＡｔの多結晶シリコンの結晶粒子
ｆへの拡散全抑制して動作特性が良好でかつ一定の多結
晶シリコン埠膜トランジスタを提供することにある。
このような目的？達成するために本発す」は、ソース電
極、ドレイン電極をＡｔと逓移輩りとの合金で形成した
ものである。
極、ドレイン電極をＡｔと逓移輩りとの合金で形成した
ものである。
〔発明の笑施ｆ！ｉ Ｊ
次に図面を用いて本発明の案施例をＩ？細に説明する。
第５図は本発明による多結晶シリコン薄膜トランジスタ
の一例を示す断面図であ）、前述の図と同一部分忙は同
一符号を付しである。同図において、多Ｍ、１％シリコ
ン薄股トランジスタは、絶縁体基板ｌ上に真空蒸着して
形成した多結晶シリコン半導体膜２を用い、ゲート絶縁
膜３にはスパッタで形成したＡｔｘｃ）ｓを用い、ゲー
ト電極６はＡｔを真空蒸着したＡｔＭをフォトエツチン
グすることＫよシ形成している。そして、ソース電極４
０゜ドレイン電極５０はＡｔＫ遷移金属としてへｉをモ
ル比で２５％含むＡｔ−２５＊Ｎｉ合金を真空蒸着した
Ａｔ Ｎ７合金膜をフォトエツチングすることによシ形
成されている。このとき、ゲート絶縁膜３を形成する前
に多結晶シリコン半導体膜２の表面を酸素プラノ１にさ
らし、酸化処理膜を形成しておくと、多結晶シリコン薄
膜トランジスタのオフ抵抗の経時変化を抑止することが
可能であり、多結晶シリコン半導体膜２０表面の酸素プ
ラズマ処理は特性の安定化に極めて有効である。
の一例を示す断面図であ）、前述の図と同一部分忙は同
一符号を付しである。同図において、多Ｍ、１％シリコ
ン薄股トランジスタは、絶縁体基板ｌ上に真空蒸着して
形成した多結晶シリコン半導体膜２を用い、ゲート絶縁
膜３にはスパッタで形成したＡｔｘｃ）ｓを用い、ゲー
ト電極６はＡｔを真空蒸着したＡｔＭをフォトエツチン
グすることＫよシ形成している。そして、ソース電極４
０゜ドレイン電極５０はＡｔＫ遷移金属としてへｉをモ
ル比で２５％含むＡｔ−２５＊Ｎｉ合金を真空蒸着した
Ａｔ Ｎ７合金膜をフォトエツチングすることによシ形
成されている。このとき、ゲート絶縁膜３を形成する前
に多結晶シリコン半導体膜２の表面を酸素プラノ１にさ
らし、酸化処理膜を形成しておくと、多結晶シリコン薄
膜トランジスタのオフ抵抗の経時変化を抑止することが
可能であり、多結晶シリコン半導体膜２０表面の酸素プ
ラズマ処理は特性の安定化に極めて有効である。
このような多結晶シリコン薄膜トランジスタを完成した
後にＮ２＋ＩＯ％１（２８囲気中で約４５０″Ｃで約３
０分間アニール処理をした。比較としてソース電極、ド
レイン電極にＡｔ膜を用いた以外は全く同じ方法によっ
た多結晶シリコン′ｆＷ膜トランジスタを製作した。そ
して、両者のオフ抵抗を比較したところ、前者の値は多
結晶シリコン膜の比抵抗と、ソース電極、ドレイン電極
の寸法から期待されるものとはほぼ一致したが、後者の
値はそれよシ約１桁低下していた。また、ソース電極。
後にＮ２＋ＩＯ％１（２８囲気中で約４５０″Ｃで約３
０分間アニール処理をした。比較としてソース電極、ド
レイン電極にＡｔ膜を用いた以外は全く同じ方法によっ
た多結晶シリコン′ｆＷ膜トランジスタを製作した。そ
して、両者のオフ抵抗を比較したところ、前者の値は多
結晶シリコン膜の比抵抗と、ソース電極、ドレイン電極
の寸法から期待されるものとはほぼ一致したが、後者の
値はそれよシ約１桁低下していた。また、ソース電極。
ドレイン電極にＡｔ膜を用い、完成後のアニール温度を
約３５０’Ｃ以外は全く同じ方法によった多結晶シリコ
ン薄膜トランジスタのオフ抵抗は、多結晶シリコン膜の
比抵抗と、ンース電極、ドレイン箪極の寸法から期待さ
れるものとほぼ一致したが、その相互コンダクタンスの
値は本発明による多結晶シリコン薄膜トランジスタの値
の約３０チであった。
約３５０’Ｃ以外は全く同じ方法によった多結晶シリコ
ン薄膜トランジスタのオフ抵抗は、多結晶シリコン膜の
比抵抗と、ンース電極、ドレイン箪極の寸法から期待さ
れるものとほぼ一致したが、その相互コンダクタンスの
値は本発明による多結晶シリコン薄膜トランジスタの値
の約３０チであった。
々お、前述した実施例では、ソース電極、ドレイン電極
に遷移金属としてＡｔ−２５％Ｎ１合金を用いた場合に
ついて説明したが、本発明はこれに限定されず、Ｎｉの
代りに他の遷移金属として例えばＣｏ、 Ｐｔ、 Ｗ、
Ｍｏ、 Ｐｄ、 Ｒｅ、 Ｔａ、 ’１’、ｉな、ど
を用いても良い。また、その含有量は２５％（モル比）
に限定されず、５〜５０％の範囲であれば良い。この場
合、遷移金属の含有量が５％未満ではＡｔの多結晶シリ
コンの結晶粒界への拡散を抑止する効果が得られず、５
０％をこだると多結晶シリコンとの電気的コンタクトが
得Ｋ＜くなる。
に遷移金属としてＡｔ−２５％Ｎ１合金を用いた場合に
ついて説明したが、本発明はこれに限定されず、Ｎｉの
代りに他の遷移金属として例えばＣｏ、 Ｐｔ、 Ｗ、
Ｍｏ、 Ｐｄ、 Ｒｅ、 Ｔａ、 ’１’、ｉな、ど
を用いても良い。また、その含有量は２５％（モル比）
に限定されず、５〜５０％の範囲であれば良い。この場
合、遷移金属の含有量が５％未満ではＡｔの多結晶シリ
コンの結晶粒界への拡散を抑止する効果が得られず、５
０％をこだると多結晶シリコンとの電気的コンタクトが
得Ｋ＜くなる。
また、前述した冥施例では、ソース電極、ドレイン電極
のＡ／、合金膜を蒸着法により形成した場合について説
明したが、本発明はこれに限定されず、他の方法、例え
ばスパッタなどによって形成しても良い。
のＡ／、合金膜を蒸着法により形成した場合について説
明したが、本発明はこれに限定されず、他の方法、例え
ばスパッタなどによって形成しても良い。
以上説明したように本発明によれば、ソース電極、ドレ
イン電極材料にＡｔと遷移金属との合金を用いることに
よって、多結晶シリコン薄膜トランジスタ完成後のアニ
ール処理時のＡｔの多結晶シリコンの結晶粒界への拡散
が抑制されるので、アニール処理を高温度で行なうこと
ができるため、薄膜トランジスタの動作特性が大幅に向
上するという極めて優れた効果が得られる。
イン電極材料にＡｔと遷移金属との合金を用いることに
よって、多結晶シリコン薄膜トランジスタ完成後のアニ
ール処理時のＡｔの多結晶シリコンの結晶粒界への拡散
が抑制されるので、アニール処理を高温度で行なうこと
ができるため、薄膜トランジスタの動作特性が大幅に向
上するという極めて優れた効果が得られる。
第１図ないし第４図は従来の多結晶シリコン薄刃４トラ
ンジスタを示す要部断面図、第５図は本発明による゛多
結晶シリコン薄膜トランジスタの一例を示す狭部断面図
である。 ！・・・・絶縁体基板、２・・・・半導体膜（多結晶シ
リコン膜）、３・・・・絶縁膜、→・・・・ソース電極
、５・・・・ドレイン電極、６・・・・ゲート電極、４
０・・・・ソース電極、５０・・・・ドレイン電極。
ンジスタを示す要部断面図、第５図は本発明による゛多
結晶シリコン薄膜トランジスタの一例を示す狭部断面図
である。 ！・・・・絶縁体基板、２・・・・半導体膜（多結晶シ
リコン膜）、３・・・・絶縁膜、→・・・・ソース電極
、５・・・・ドレイン電極、６・・・・ゲート電極、４
０・・・・ソース電極、５０・・・・ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １、 半纏体層に多結晶シリコン膜を用い、成長結晶シ
リコン膜上にンース′＆ｃ極、ドレイン′に極が形成さ
れた多結晶シリコン薄膜トランジスタにおいて、前記ン
ース電極、ドレイン篭極をＡｔと遷移金酋との合金で形
成することを特徴とした多結晶シリコン薄膜トランジス
タ。 ２、前記Ａｔと遷移金属との合金が遷移金属をモル比で
５〜５０％含んだことを特徴とする特許請求の範囲第１
項記載の多結晶シリコン薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065470A JPS59193062A (ja) | 1983-04-15 | 1983-04-15 | 多結晶シリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065470A JPS59193062A (ja) | 1983-04-15 | 1983-04-15 | 多結晶シリコン薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59193062A true JPS59193062A (ja) | 1984-11-01 |
| JPH0554271B2 JPH0554271B2 (ja) | 1993-08-12 |
Family
ID=13288029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065470A Granted JPS59193062A (ja) | 1983-04-15 | 1983-04-15 | 多結晶シリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193062A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04130776A (ja) * | 1990-09-21 | 1992-05-01 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JPH04130777A (ja) * | 1990-09-21 | 1992-05-01 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| KR100799824B1 (ko) | 2005-08-17 | 2008-01-31 | 가부시키가이샤 고베 세이코쇼 | 소스/드레인 전극, 트랜지스터 기판 및 그의 제조 방법, 및표시 디바이스 |
| US7683370B2 (en) | 2005-08-17 | 2010-03-23 | Kobe Steel, Ltd. | Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices |
| US7915062B2 (en) | 2006-06-22 | 2011-03-29 | Mitsubishi Electric Corporation | Method of manufacturing a TFT array substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50140269A (ja) * | 1974-04-27 | 1975-11-10 | ||
| JPS5821868A (ja) * | 1981-08-03 | 1983-02-08 | Hitachi Ltd | 多結晶シリコン薄膜トランジスタの製造方法 |
-
1983
- 1983-04-15 JP JP58065470A patent/JPS59193062A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50140269A (ja) * | 1974-04-27 | 1975-11-10 | ||
| JPS5821868A (ja) * | 1981-08-03 | 1983-02-08 | Hitachi Ltd | 多結晶シリコン薄膜トランジスタの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04130776A (ja) * | 1990-09-21 | 1992-05-01 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JPH04130777A (ja) * | 1990-09-21 | 1992-05-01 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| KR100799824B1 (ko) | 2005-08-17 | 2008-01-31 | 가부시키가이샤 고베 세이코쇼 | 소스/드레인 전극, 트랜지스터 기판 및 그의 제조 방법, 및표시 디바이스 |
| US7683370B2 (en) | 2005-08-17 | 2010-03-23 | Kobe Steel, Ltd. | Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices |
| US7915062B2 (en) | 2006-06-22 | 2011-03-29 | Mitsubishi Electric Corporation | Method of manufacturing a TFT array substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554271B2 (ja) | 1993-08-12 |
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