JPS59189675A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59189675A JPS59189675A JP58064118A JP6411883A JPS59189675A JP S59189675 A JPS59189675 A JP S59189675A JP 58064118 A JP58064118 A JP 58064118A JP 6411883 A JP6411883 A JP 6411883A JP S59189675 A JPS59189675 A JP S59189675A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- substrate
- semiconductor device
- power supply
- resistance means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は静電気等の異常電圧による端子の破壊防止回路
を有するＭより半導体装置に関する。
を有するＭより半導体装置に関する。
一般にＭ工Ｓ半導体装置において、異常電圧による入力
端子の破壊は、ゲート酸化膜の絶縁破壊でちる裏が知ら
れており−、こｎに対しては、従来より入力端子からゲ
ート電極に至るまでの間に抵抗手段を挿入して破壊を防
止する対策が打たｎてきている。しかし、出力端子やア
ナログスイッチの入出力端子の破壊は、ドレイン拡散層
と基板の ・間での接合破壊である場合が多い、
こしは、第１図に示す様に通常のＭ工Ｓ半導体装置にお
いて、出力端子１と基板８の電位を与える電源端子９と
の間に異常電圧が加わると、前記出力端子１に接続さｎ
ているドレイ／拡散層３と前記電源端子９に接続さｎて
いる前記基板５の間の接合が過電流゛により熱破壊をお
こす為である。また第２図に示す様なアナログスイッチ
に対しても、同様に入出力端子２に接続さｎているドレ
イン拡散層３と電源端子９に接続さｎている基板８との
間の接合が破壊さ！しる場合が多い。こｎらに対しては
六方端子の破壊防止回路の様に、単に端子とＭ工Ｓ半導
体素子との間に抵抗手段を挿入するのは、半導体装置の
出力電流やオン抵抗等の電気的特性に対し不利に働くの
で好ましくない。従って、従来は、特に破壊防止の為の
対策を打たない場合が多く、異常電圧等に対して比較的
弱いという欠点があった。 □ この発明は、上記の欠点を除去する為になさｎたもので
入出力端子に対する電気的特性を不利にすることなしに
、静電気等の異常電圧による破壊に対し強い入出力端子
を持った半導体装置を提供することを目的とする。
端子の破壊は、ゲート酸化膜の絶縁破壊でちる裏が知ら
れており−、こｎに対しては、従来より入力端子からゲ
ート電極に至るまでの間に抵抗手段を挿入して破壊を防
止する対策が打たｎてきている。しかし、出力端子やア
ナログスイッチの入出力端子の破壊は、ドレイン拡散層
と基板の ・間での接合破壊である場合が多い、
こしは、第１図に示す様に通常のＭ工Ｓ半導体装置にお
いて、出力端子１と基板８の電位を与える電源端子９と
の間に異常電圧が加わると、前記出力端子１に接続さｎ
ているドレイ／拡散層３と前記電源端子９に接続さｎて
いる前記基板５の間の接合が過電流゛により熱破壊をお
こす為である。また第２図に示す様なアナログスイッチ
に対しても、同様に入出力端子２に接続さｎているドレ
イン拡散層３と電源端子９に接続さｎている基板８との
間の接合が破壊さ！しる場合が多い。こｎらに対しては
六方端子の破壊防止回路の様に、単に端子とＭ工Ｓ半導
体素子との間に抵抗手段を挿入するのは、半導体装置の
出力電流やオン抵抗等の電気的特性に対し不利に働くの
で好ましくない。従って、従来は、特に破壊防止の為の
対策を打たない場合が多く、異常電圧等に対して比較的
弱いという欠点があった。 □ この発明は、上記の欠点を除去する為になさｎたもので
入出力端子に対する電気的特性を不利にすることなしに
、静電気等の異常電圧による破壊に対し強い入出力端子
を持った半導体装置を提供することを目的とする。
以下、本発明の実施例を図面にもとづいて詳細に説明す
る。
る。
第３図は本発明の第１の実施例で、基板８に拡散により
形成さｎた前記基板８とは逆の導電型のドレイン拡散層
３とソース拡散層７を有し、前記ドレイン拡散層３に接
続さした出力端子１及び前記基板８から抵抗手段１０ヲ
介して接続さｎるとともに、前記ソース拡散層７に接続
さｎた電源端子９を有し゛ている。また、前記ドレイン
拡散層３と前記ソース拡散層７の間には、ゲート酸化膜
５を介してゲート電極３が配しである。
形成さｎた前記基板８とは逆の導電型のドレイン拡散層
３とソース拡散層７を有し、前記ドレイン拡散層３に接
続さした出力端子１及び前記基板８から抵抗手段１０ヲ
介して接続さｎるとともに、前記ソース拡散層７に接続
さｎた電源端子９を有し゛ている。また、前記ドレイン
拡散層３と前記ソース拡散層７の間には、ゲート酸化膜
５を介してゲート電極３が配しである。
前記出力端子１と前記電源端子９とにそ几ぞｎ接゛続さ
ｎている前記ドレイン拡散層３と前記基板８との接合に
対して、逆方向となる様な異常電圧が、静電気等の原因
で加えらｎた場合、前記ドレイン拡散層３と前記基板８
の接合耐圧に達すると電流が流ｎ始めるが、大きな電流
が流ｔようとす扛ば、前記電源端子９と前記基板８との
間に挿入さ′ｎた前記抵抗手段１０によって電圧降下を
米たし接合に加わる電圧は下がり、電流は制限さｎる。
ｎている前記ドレイン拡散層３と前記基板８との接合に
対して、逆方向となる様な異常電圧が、静電気等の原因
で加えらｎた場合、前記ドレイン拡散層３と前記基板８
の接合耐圧に達すると電流が流ｎ始めるが、大きな電流
が流ｔようとす扛ば、前記電源端子９と前記基板８との
間に挿入さ′ｎた前記抵抗手段１０によって電圧降下を
米たし接合に加わる電圧は下がり、電流は制限さｎる。
従って、接合を破壊する様な電流は流しない事になる。
この様に前記抵抗手段１０を挿入する事により前記ドレ
イン拡散層３と前記基板８の接合の破壊は防止さｎる。
イン拡散層３と前記基板８の接合の破壊は防止さｎる。
また、前記出力端子１と前記電源端子９とに、そ几ぞｎ
接続さしている前記ドレイ／拡散層３と前記基板８の接
合に対して順方間となる様な異常電圧が刀ａえらｎた場
合は、一般に逆方向の場合と比較して破壊を起こしにく
い事が知らしているが、この場合にも、前記抵抗手段１
０は電圧降下により電流を制限するのでさらに破壊しに
くくする事ができる。
接続さしている前記ドレイ／拡散層３と前記基板８の接
合に対して順方間となる様な異常電圧が刀ａえらｎた場
合は、一般に逆方向の場合と比較して破壊を起こしにく
い事が知らしているが、この場合にも、前記抵抗手段１
０は電圧降下により電流を制限するのでさらに破壊しに
くくする事ができる。
一方この半導体装置の動作時には、電流は前記出力端子
１より前記ドレイン拡散層３ｆｔ通９チャネル層６を通
って前記ソース拡散層７から前記電源端子９へという経
路をたどって流肚る。従って、前記抵抗手段１０がこの
動作時の電流を防げる事はない。
１より前記ドレイン拡散層３ｆｔ通９チャネル層６を通
って前記ソース拡散層７から前記電源端子９へという経
路をたどって流肚る。従って、前記抵抗手段１０がこの
動作時の電流を防げる事はない。
また、第４図は本発明の第２の実施例であり、アナログ
スイッチに用いた場合を示したもので第１の実施例の場
合と比べ電源端子９がソース拡散層には接続さｎず基板
８に接続さ几ているが効果は、第１の実施例と同様に説
明することができるものである。
スイッチに用いた場合を示したもので第１の実施例の場
合と比べ電源端子９がソース拡散層には接続さｎず基板
８に接続さ几ているが効果は、第１の実施例と同様に説
明することができるものである。
以上のごとく本発明によｎば、ＭＩＳ半導体素子を構成
する基板と前記基板の電位を与える為の電源端子の間に
抵抗手段を挿入することによジ、ＭＩｓ半導体装置の電
気的特性を不利にする事なしに、出力端子や入出力端子
の静電気等による異常電圧に対し破壊を防止する著しい
効果がある。
する基板と前記基板の電位を与える為の電源端子の間に
抵抗手段を挿入することによジ、ＭＩｓ半導体装置の電
気的特性を不利にする事なしに、出力端子や入出力端子
の静電気等による異常電圧に対し破壊を防止する著しい
効果がある。
なお本発明の抵抗手段には、Ｍ工Ｓ半導体装置で一般に
使用さｎる基板とは逆の導電皿の拡散抵抗を何の支障も
なく用いる事ができ、この他に多結晶シリコン抵抗や薄
膜抵抗等も用いる事ができることは容易に理解さｎよう
。また、本発明の第１の実施例及び第２の実施例におい
て、基板は相補ｍＭＯＥ構造の場合のウェル拡散層に會
き換えてもまったく同様の効果が得られるのは明らかで
ある。
使用さｎる基板とは逆の導電皿の拡散抵抗を何の支障も
なく用いる事ができ、この他に多結晶シリコン抵抗や薄
膜抵抗等も用いる事ができることは容易に理解さｎよう
。また、本発明の第１の実施例及び第２の実施例におい
て、基板は相補ｍＭＯＥ構造の場合のウェル拡散層に會
き換えてもまったく同様の効果が得られるのは明らかで
ある。
第１図及び第２図はそｔぞ肚従来のＭ工Ｓ半導体装置を
示す断面図。 第３図は本発明の第１の実施例の断面図、第４図は不発
間第２の実施例の断面図である。 １１．出力端子 ２１．入出力端子 ３０．ドレイン拡
散層 ４１．ゲート電極 ５．。ゲート酸化、膜 ６１
．チャネル層 ７゜、ソース拡散層８゜。基板 ９．。 電源端子 １ｏ。。抵抗手段以上 出願人 株式会社第二精工合 第１は１ 第３図 第２図 第４図
示す断面図。 第３図は本発明の第１の実施例の断面図、第４図は不発
間第２の実施例の断面図である。 １１．出力端子 ２１．入出力端子 ３０．ドレイン拡
散層 ４１．ゲート電極 ５．。ゲート酸化、膜 ６１
．チャネル層 ７゜、ソース拡散層８゜。基板 ９．。 電源端子 １ｏ。。抵抗手段以上 出願人 株式会社第二精工合 第１は１ 第３図 第２図 第４図
Claims (1)
- 【特許請求の範囲】 （１）。基板表面部分に間隔を設けてつぐらｎるドレイ
ン拡散層及びソース拡散層と、前記ドレイン拡散層と前
記ソース拡散層との間の前記基板表面上にゲート酸化膜
を介して設けたゲート電極と前記ドレイン拡散層につな
がｎる出力端子と、前記基板と電源端子の間に接続さｎ
る抵抗手段とからなる半導体装置。 （２）、前記抵抗手段として拡散抵抗を用いた事を特徴
とする特許請求の範囲第１項記載の半導体装置（３）、
前記抵抗手段として、多結晶シリコン抵抗を用いた事を
特徴とする特許請求の範囲第１項記載の半導体装置。 （４）、前記基板がウェル拡散にて形成さｎることを特
徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064118A JPS59189675A (ja) | 1983-04-12 | 1983-04-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064118A JPS59189675A (ja) | 1983-04-12 | 1983-04-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59189675A true JPS59189675A (ja) | 1984-10-27 |
Family
ID=13248826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064118A Pending JPS59189675A (ja) | 1983-04-12 | 1983-04-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189675A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116864A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | Ｃｍｏｓ半導体集積回路装置 |
| US5504361A (en) * | 1993-10-09 | 1996-04-02 | Deutsche Itt Industries Gmbh | Polarity-reversal protection for integrated electronic circuits in CMOS technology |
| WO2004059841A1 (ja) * | 2002-12-25 | 2004-07-15 | Nec Corporation | 接地スイッチ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929978A (ja) * | 1972-07-19 | 1974-03-16 |
-
1983
- 1983-04-12 JP JP58064118A patent/JPS59189675A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929978A (ja) * | 1972-07-19 | 1974-03-16 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116864A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | Ｃｍｏｓ半導体集積回路装置 |
| US5504361A (en) * | 1993-10-09 | 1996-04-02 | Deutsche Itt Industries Gmbh | Polarity-reversal protection for integrated electronic circuits in CMOS technology |
| WO2004059841A1 (ja) * | 2002-12-25 | 2004-07-15 | Nec Corporation | 接地スイッチ回路 |
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