JPS59180878A - バツフアストア制御方式 - Google Patents
バツフアストア制御方式Info
- Publication number
- JPS59180878A JPS59180878A JP58056617A JP5661783A JPS59180878A JP S59180878 A JPS59180878 A JP S59180878A JP 58056617 A JP58056617 A JP 58056617A JP 5661783 A JP5661783 A JP 5661783A JP S59180878 A JPS59180878 A JP S59180878A
- Authority
- JP
- Japan
- Prior art keywords
- address
- storage device
- move
- store
- buffer storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はいわゆるキャッシュといわれるバッファ記憶装
置に対するバッファストア制御方式に係り、特にストア
オペレーションに際してノくツ７ア記憶装置の同一ブロ
ックに対して先行のストアオペレーションがあるときに
その次のストアオペレーションを正確に行うことができ
るようにした制御方式に関する。
置に対するバッファストア制御方式に係り、特にストア
オペレーションに際してノくツ７ア記憶装置の同一ブロ
ックに対して先行のストアオペレーションがあるときに
その次のストアオペレーションを正確に行うことができ
るようにした制御方式に関する。
データ処理装置においては主記憶装置に記憶されている
データを高速にアクセス可゛能とするためにバッファ記
憶・、装置が使用されている。このようなバッファ記憶
装置を持つデータ処理装置においてストア・オペレーシ
ョンを行う場合、まずストアスべぎアドレス先のデータ
がバッファ記憶装置上に存在しているか否かを調らべ、
あった場合に実際の書き込みを行っている。もしもなか
ったときには主記憶装置への薔き込みだけを行っている
。
データを高速にアクセス可゛能とするためにバッファ記
憶・、装置が使用されている。このようなバッファ記憶
装置を持つデータ処理装置においてストア・オペレーシ
ョンを行う場合、まずストアスべぎアドレス先のデータ
がバッファ記憶装置上に存在しているか否かを調らべ、
あった場合に実際の書き込みを行っている。もしもなか
ったときには主記憶装置への薔き込みだけを行っている
。
すなわちバッファ記憶装置にデータをストアするとき、
まずタグ部をフェッチしてアクセス先のアドレスがバッ
ファ記憶装置に存在しているかどうかを検出し、次にこ
のバッファ記憶装置にデータを薔き込むという、フエッ
チシークンスと曹き込みシーケンスという２つのシーケ
ンスが必要であった。
まずタグ部をフェッチしてアクセス先のアドレスがバッ
ファ記憶装置に存在しているかどうかを検出し、次にこ
のバッファ記憶装置にデータを薔き込むという、フエッ
チシークンスと曹き込みシーケンスという２つのシーケ
ンスが必要であった。
従来のストアオペレーションについて第１図及び第２図
により説明する。第１図はバッファ記憶装置（以下１−
ＩＳＢという）の概略図であり、第２図ハスドアオペレ
ーションのタイムチャートを示す。
により説明する。第１図はバッファ記憶装置（以下１−
ＩＳＢという）の概略図であり、第２図ハスドアオペレ
ーションのタイムチャートを示す。
ストアオペレーションでは、まずアドレス・レジスタ１
にストア・アドレスをセットしてＨｓＢのタグ部２を読
出し、所望のアドレスのデータがＨｓＢのデータ記憶部
Ｓ上にあるか否かを調べる。
にストア・アドレスをセットしてＨｓＢのタグ部２を読
出し、所望のアドレスのデータがＨｓＢのデータ記憶部
Ｓ上にあるか否かを調べる。
アドレス・レジスタ１にセットされたアドレスのうちＨ
ｓＢのラインアドレス部に相当するビット２０〜２５（
ラインアドレスは全部で６４）でタグ部２内を読み出す
。タグ部２には、その内容が有効か否かを示す有効ビッ
ト（ト）と、上位アドレスビット８〜１９が登録されて
いる。そして有効ピッ）Ｖがオンであれば上位アドレス
ビット８〜１９とアドレス・レジスタ１のビット８〜１
９を比較部３の比較器３−０〜３−３で比較して、これ
が一致するか否かにより所望のアドレスがＨｓＢ内にあ
るかどうかわかる。そして比較器３−０〜３−３のいず
れか１つで一致したものがあれば、そのブロック・ナン
バーをブロック−ナンバー−レジスタ（ＢＮＲ）４で保
持しておき、ＨＵＢのデータ部５に対して実際の書き込
みのときに書き込むブロック・ナンバーを指定する際に
使用される。
ｓＢのラインアドレス部に相当するビット２０〜２５（
ラインアドレスは全部で６４）でタグ部２内を読み出す
。タグ部２には、その内容が有効か否かを示す有効ビッ
ト（ト）と、上位アドレスビット８〜１９が登録されて
いる。そして有効ピッ）Ｖがオンであれば上位アドレス
ビット８〜１９とアドレス・レジスタ１のビット８〜１
９を比較部３の比較器３−０〜３−３で比較して、これ
が一致するか否かにより所望のアドレスがＨｓＢ内にあ
るかどうかわかる。そして比較器３−０〜３−３のいず
れか１つで一致したものがあれば、そのブロック・ナン
バーをブロック−ナンバー−レジスタ（ＢＮＲ）４で保
持しておき、ＨＵＢのデータ部５に対して実際の書き込
みのときに書き込むブロック・ナンバーを指定する際に
使用される。
このストアオペレーションを第２図のタイムチャートに
より経時的に説明する。
より経時的に説明する。
まず゛アドレス・レジスタ１に読み出しアドレスをセッ
トするためのプライオリティＰｏｐ ＦＣＨを立てアド
レスがセットされる。次いでバッファサイクル１（Ｂｌ
）、バッファサイクル２（Ｂ２）の２ザイクルでＨｓＢ
のタグ部２が読み出され、サイクルＢ２の終りでＢＮＲ
４にブロック番号がセットされる。次に書き込みを行う
場合には、Ｐｏｐ ＳＴがセットされて書き込みアドレ
スがアドレス令レジスタ１１にセットされＢＮ）Ｌ４で
指定されたＨｓＢのデータ部５０当該ブロックにデータ
が書き込まれる。
トするためのプライオリティＰｏｐ ＦＣＨを立てアド
レスがセットされる。次いでバッファサイクル１（Ｂｌ
）、バッファサイクル２（Ｂ２）の２ザイクルでＨｓＢ
のタグ部２が読み出され、サイクルＢ２の終りでＢＮＲ
４にブロック番号がセットされる。次に書き込みを行う
場合には、Ｐｏｐ ＳＴがセットされて書き込みアドレ
スがアドレス令レジスタ１１にセットされＢＮ）Ｌ４で
指定されたＨｓＢのデータ部５０当該ブロックにデータ
が書き込まれる。
ところが第３図に示す如く、ストアオペレーションの読
み出しと曹き込みの間があいた途中９サイクルＰＭＩで
、先行のリクエストにもとづく別アドレス（ｂｌａ ｂ
ｚ・・・）のムーブ・インが生じて主記憶装置からＨ８
ｇへのブロックデータが転送されＨｓＢの内容が変更さ
れることがある。このムーブ・イン・アドレスｂ１ｂ２
とストアーアドレスＡｌＡ２が異っていてもＨｓＢのラ
イン・アドレス部分に相当するＢ２とＡ２ （ビット２
０〜２５）が同じ場合には、ストア・アドレスＡＩ Ａ
２による書き込みの直前でストアすべきアドレスＡ Ｉ
Ａ２がムーブイン・アドレスｂ１ｂ２に変更され、結果
としてアドレスＡｌＡ２に書き込むべきところを間違っ
たアドレスｂ１ｂｚに書込みを行うことになる場合があ
る。
み出しと曹き込みの間があいた途中９サイクルＰＭＩで
、先行のリクエストにもとづく別アドレス（ｂｌａ ｂ
ｚ・・・）のムーブ・インが生じて主記憶装置からＨ８
ｇへのブロックデータが転送されＨｓＢの内容が変更さ
れることがある。このムーブ・イン・アドレスｂ１ｂ２
とストアーアドレスＡｌＡ２が異っていてもＨｓＢのラ
イン・アドレス部分に相当するＢ２とＡ２ （ビット２
０〜２５）が同じ場合には、ストア・アドレスＡＩ Ａ
２による書き込みの直前でストアすべきアドレスＡ Ｉ
Ａ２がムーブイン・アドレスｂ１ｂ２に変更され、結果
としてアドレスＡｌＡ２に書き込むべきところを間違っ
たアドレスｂ１ｂｚに書込みを行うことになる場合があ
る。
従来はこれを防止するために、第４図（イ）Ｋ示す如く
、先行のリクエストによるムーブインが行われるときに
、同（ロ）に示す如く後のリクエストによるストアが行
われる場合、後のリクエストの動作をアドレスサイクル
Ａのところで停止させ、先行リクエストによるムーブ・
インが行われたのちに後のリクエストを行うように構成
しでいた。
、先行のリクエストによるムーブインが行われるときに
、同（ロ）に示す如く後のリクエストによるストアが行
われる場合、後のリクエストの動作をアドレスサイクル
Ａのところで停止させ、先行リクエストによるムーブ・
インが行われたのちに後のリクエストを行うように構成
しでいた。
このように第４図（ロ）におけるアドレス・サイクルＡ
で停止してこのサイクルＡより再び処理が可能なのは、
先行のリクエストと後のリクエストの差が第４図に示す
如く２サイクルおくれのため、停止可能な処理サイクル
であ、るアドレスサイクルの終りに先行リクエストのム
ーブインを行うことができることによる。
で停止してこのサイクルＡより再び処理が可能なのは、
先行のリクエストと後のリクエストの差が第４図に示す
如く２サイクルおくれのため、停止可能な処理サイクル
であ、るアドレスサイクルの終りに先行リクエストのム
ーブインを行うことができることによる。
ところがデータ処理速度を早めるために、最近、第５図
に示す如く、パイプライン処理として１サイクルお（れ
で次のリクエストを処理する場合、先行リクエストにお
けるムーブ・インが行われるとき次のリクエストはアド
レス番サイクルＡの次のバッファサイクルＢ１に入って
いる。ところがバッファサイクルＢ１はバッファサイク
ルＢ２と連続的に行われるものでありアドレスサイクル
Ａの如くＢ１のところで停止することができない。それ
故、このような第５図に示す高速処理用のパイプライン
処理の場合には、第３図に示す如き問題が発生する欠点
があった。
に示す如く、パイプライン処理として１サイクルお（れ
で次のリクエストを処理する場合、先行リクエストにお
けるムーブ・インが行われるとき次のリクエストはアド
レス番サイクルＡの次のバッファサイクルＢ１に入って
いる。ところがバッファサイクルＢ１はバッファサイク
ルＢ２と連続的に行われるものでありアドレスサイクル
Ａの如くＢ１のところで停止することができない。それ
故、このような第５図に示す高速処理用のパイプライン
処理の場合には、第３図に示す如き問題が発生する欠点
があった。
本発明の目的はこのようなＨ８Ｂのラインアドレス部分
に相当するＢ２とＡ２が同じ場合に起き得る上記欠点を
改善するために、ストアシーケンスのときにストアのラ
インアドレスとムーブインのラインアドレスを比較する
ようにして、これが一致したときに上記ムーブインの進
行状況に応じて処理を行ないムーブインにより後のリク
エストにエラーが生じないようにしたバッファストア制
御方式を提供することである。
に相当するＢ２とＡ２が同じ場合に起き得る上記欠点を
改善するために、ストアシーケンスのときにストアのラ
インアドレスとムーブインのラインアドレスを比較する
ようにして、これが一致したときに上記ムーブインの進
行状況に応じて処理を行ないムーブインにより後のリク
エストにエラーが生じないようにしたバッファストア制
御方式を提供することである。
この目的を達成するために本発明のバッファストア制御
方式では、主記憶装置とバッファ記憶装置を有し該バッ
ファ記憶装置へのデータの書き込みが、該当アドレスの
有無を調らべるフェッチシーケンスとその後実際の書き
込みをストアシーケンスにより行うようにしたデータ処
理装置において、主記憶装置への簀き込みアドレスを保
持するストア・アドレス保持手段と、主記憶装置へのム
ーブイン要求のアドレスが保持されるブロックフェッチ
・アドレス保持手段と、上記アドレス保持手段の少くと
も一方のアドレスとバッファ記憶装置へのアドレスを比
較する比較手段を設け、フェッチシーケンスとストアシ
ーケンスとの間に別アドレスによる主記憶装置からバッ
ファ記憶装置へのブロックデータ転送があった場合ブロ
ックデータ転送のバッファ記憶装置をアクセスするライ
ンアドレスと書き込みのラインアドレスが一致したとき
にはブロックデータ転送によるバッファ記憶装置内デー
タの置き換えをやめ、また書き込みの前にすでにブロッ
クデータ転送要求が主記憶装置に出されている場合、ブ
ロックデータ転送のラインアドレスとフェッチシーケン
スのラインアドレスが一致したときにはブロックデータ
転送が終了するまでフェッチシーケンスを待たせるよう
にしたことを特徴とする。
方式では、主記憶装置とバッファ記憶装置を有し該バッ
ファ記憶装置へのデータの書き込みが、該当アドレスの
有無を調らべるフェッチシーケンスとその後実際の書き
込みをストアシーケンスにより行うようにしたデータ処
理装置において、主記憶装置への簀き込みアドレスを保
持するストア・アドレス保持手段と、主記憶装置へのム
ーブイン要求のアドレスが保持されるブロックフェッチ
・アドレス保持手段と、上記アドレス保持手段の少くと
も一方のアドレスとバッファ記憶装置へのアドレスを比
較する比較手段を設け、フェッチシーケンスとストアシ
ーケンスとの間に別アドレスによる主記憶装置からバッ
ファ記憶装置へのブロックデータ転送があった場合ブロ
ックデータ転送のバッファ記憶装置をアクセスするライ
ンアドレスと書き込みのラインアドレスが一致したとき
にはブロックデータ転送によるバッファ記憶装置内デー
タの置き換えをやめ、また書き込みの前にすでにブロッ
クデータ転送要求が主記憶装置に出されている場合、ブ
ロックデータ転送のラインアドレスとフェッチシーケン
スのラインアドレスが一致したときにはブロックデータ
転送が終了するまでフェッチシーケンスを待たせるよう
にしたことを特徴とする。
本発明の一実施例を第６図に基づき説明する。
図中、他図と同符号部は同一部分を示し、６はストア・
アドレス・レジスタ（以下５ＴＡＲという）、７は５Ｔ
ＡＲライン・アドレス比較器、８はブロック・７エツチ
ーアドレス・レジスタ（以下ＢＦＡＲという）、９はＢ
ＦＡＲライン・アドレス比較器、ＳＦ及びＢＦはフラグ
である。
アドレス・レジスタ（以下５ＴＡＲという）、７は５Ｔ
ＡＲライン・アドレス比較器、８はブロック・７エツチ
ーアドレス・レジスタ（以下ＢＦＡＲという）、９はＢ
ＦＡＲライン・アドレス比較器、ＳＦ及びＢＦはフラグ
である。
５ＴＡＲ６は主記憶装置に対してストアを行うときその
ストア先のアドレスが保持されるレジスタである。
ストア先のアドレスが保持されるレジスタである。
５ＴＡＲライン・アドレス比較器７はアドレス・レジス
タ１にセットされるムーブイン・アドレスと８ＴＡＲ６
に保持されているストア・アドレスのライン・アドレス
（ビット２０〜２５）を比較するものである。
タ１にセットされるムーブイン・アドレスと８ＴＡＲ６
に保持されているストア・アドレスのライン・アドレス
（ビット２０〜２５）を比較するものである。
ＢＦＡＲ８は主記憶装置に対するムーブイン要求が出さ
れるときそのアドレスが保持されるものである。
れるときそのアドレスが保持されるものである。
ＢＦＡｆｌＬライン・アドレス比較器９はアドレス・レ
ジスタ１にセットされるストア・アドレスと１３Ｆ’Ａ
Ｒ８に保持されている主記憶装置に対するムーブイン要
求のアドレスのライン・アドレスを比較するものである
。
ジスタ１にセットされるストア・アドレスと１３Ｆ’Ａ
Ｒ８に保持されている主記憶装置に対するムーブイン要
求のアドレスのライン・アドレスを比較するものである
。
フラグ８Ｆはユトアオ＜ Ｖ −７Ｅ ７ （１４）た
めに ／５ＴＡＩ−Ｂ６に先にアドレスが書き込まれ
たことを示すフラグであり、またフラグＢＦは主記憶装
置にムーブイン要求が出されてそのアドレスがＢＦＡＲ
８に書き込まれていることを示すフラグである。
めに ／５ＴＡＩ−Ｂ６に先にアドレスが書き込まれ
たことを示すフラグであり、またフラグＢＦは主記憶装
置にムーブイン要求が出されてそのアドレスがＢＦＡＲ
８に書き込まれていることを示すフラグである。
次に第６図により本発明の制御動作について説明する。
（１１ストアオペレーションにおいてま−ｆＨ８Ｂにス
トア先のアドレスの有無を調べるため、アドレス・レジ
スタ１にアドレスをセットし、フェッチシーケンスを行
う。そして次のストアオペレーションの途中に、第３図
に示す如（、先行リクエストによるムーブインが行われ
、とのムーブイン先のアドレスがアドレス・レジスタ１
にセットされたとき、８ＴＡＲ，ライン・アドレス比較
器７により８ＴＡＲ６に保持されているストアのライン
・アドレスとレジスタ１にセットされたムーブインのラ
インアドレスを比較する。
トア先のアドレスの有無を調べるため、アドレス・レジ
スタ１にアドレスをセットし、フェッチシーケンスを行
う。そして次のストアオペレーションの途中に、第３図
に示す如（、先行リクエストによるムーブインが行われ
、とのムーブイン先のアドレスがアドレス・レジスタ１
にセットされたとき、８ＴＡＲ，ライン・アドレス比較
器７により８ＴＡＲ６に保持されているストアのライン
・アドレスとレジスタ１にセットされたムーブインのラ
インアドレスを比較する。
もし一致すれば先行リクエストに対するムーブインによ
るＨＵＢ内のデータの置き換えを禁止し、５ＴＡＲ６に
保持されているストアを先行する。この除転送データを
Ｈ８Ｂに書き込む前に要求元へ送るバイパスは可能であ
り、ムーブインを８喪とした先行リクエストは完了する
ことができる。そして再び同一アドレスにアクセスれる
。
るＨＵＢ内のデータの置き換えを禁止し、５ＴＡＲ６に
保持されているストアを先行する。この除転送データを
Ｈ８Ｂに書き込む前に要求元へ送るバイパスは可能であ
り、ムーブインを８喪とした先行リクエストは完了する
ことができる。そして再び同一アドレスにアクセスれる
。
（２） また主記憶装置に対するムーブイン要求がす
でに出力されているときは、そのアドレスがＨＦＡＩ（
，８にセットされ、フラグＢＦはオンになっている。こ
のようなとき後発のストアオペレーションは、Ｈ８Ｂの
７エツチシーケンス中にアドレス・レジスタ１にセット
されたラインアドレスとすでにＢＦＩ（，８に保持され
ているムーブイン要求アドレスのラインアドレスがＢＦ
ＡＢ９で比較される。もし一致したとき後発リクエスト
のストアオペレーションにおける７エツチシーケンスを
中断させる。そして先行リクエストの）ＩＳＢに対する
ムーブインが完了してＢＦＡＢ。
でに出力されているときは、そのアドレスがＨＦＡＩ（
，８にセットされ、フラグＢＦはオンになっている。こ
のようなとき後発のストアオペレーションは、Ｈ８Ｂの
７エツチシーケンス中にアドレス・レジスタ１にセット
されたラインアドレスとすでにＢＦＩ（，８に保持され
ているムーブイン要求アドレスのラインアドレスがＢＦ
ＡＢ９で比較される。もし一致したとき後発リクエスト
のストアオペレーションにおける７エツチシーケンスを
中断させる。そして先行リクエストの）ＩＳＢに対する
ムーブインが完了してＢＦＡＢ。
８が空になるまで中断されるととＫなる。そしてこの先
行リクエストのムーブインが完了すれば再びフェッチシ
ーケンスが再開されることになる。
行リクエストのムーブインが完了すれば再びフェッチシ
ーケンスが再開されることになる。
このようにしてストアオペレーションとムーブインのラ
インアドレスが一致したときに生ずるＨ８Ｂのデータ矛
盾を防止できる。
インアドレスが一致したときに生ずるＨ８Ｂのデータ矛
盾を防止できる。
本発明によればストアオペレーションと先行リクエスト
によるムーブインのラインアドレスが一致したとぎに生
ずる）（ＳＨのデータ矛盾を完全に防止できるので、デ
ータ処理効率を向上することができる。
によるムーブインのラインアドレスが一致したとぎに生
ずる）（ＳＨのデータ矛盾を完全に防止できるので、デ
ータ処理効率を向上することができる。
第１図は従来のバッファ記憶装置の説明図、第２図及び
第３図はその動作状態及び問題説明図、第４図は従来の
バッファ記憶装置におけるバイブライン状態説明図、第
５図は高速化したときのパイプライン説明図、第６図は
本発明の一実施例構成図である。 １甲、１はアドレス書レジスタ、２はタグ部、３は比較
部、４はブロック・ナンバーＱレジスタ、５はデータ部
、６はストア・アドレス書レジスタ、７は５ＴＡＩ（、
ライン・アドレス比較器、８はブロック・フェッチ−ア
ドレス嘩レジスタ、９はＢＦＡＲライン・アドレス比較
器を示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
第３図はその動作状態及び問題説明図、第４図は従来の
バッファ記憶装置におけるバイブライン状態説明図、第
５図は高速化したときのパイプライン説明図、第６図は
本発明の一実施例構成図である。 １甲、１はアドレス書レジスタ、２はタグ部、３は比較
部、４はブロック・ナンバーＱレジスタ、５はデータ部
、６はストア・アドレス書レジスタ、７は５ＴＡＩ（、
ライン・アドレス比較器、８はブロック・フェッチ−ア
ドレス嘩レジスタ、９はＢＦＡＲライン・アドレス比較
器を示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
Claims (1)
- 主記憶装置とバッファ記憶装置を有し該バッファ記憶装
置へのデータの誉き込みが、線画アドレスの有無を調ら
べるフェッチシーケンスとその後実際の誉き込みをスト
アシーケンスにより行つようにしたデータ処理装置にお
いて、主記憶装置への書き込みアドレスを保持するスト
ア・アドレス保持手段と、主記憶装置へのムーブイン要
求のアドレスが保持されるブロックフェッチ・アドレス
保持手段と、上記アドレス保持手段の少くとも一方のア
ドレスとバッファ記憶装置へのアドレスを比較する比較
手段を設け、７エツチシーケンスとストアシーケンスと
の間に別アドレスによる主記憶装置からバッファ記憶装
置へのブロックデータ転送があった場合ブロックデータ
転送のバッファ記憶装置をアクセスするラインアドレス
と書き込みのラインアドレスが一致したときにはブロッ
クデータ転送によるバッファ記憶装置内データの置き換
えをやめ、また曹き込みの前にすでにブロックデータ転
送要求が主記憶装置に出されている場合、ブロックデー
タ転送のラインアドレスと７エツチシーケンスのライン
アドレスが一致したときにはブロックデータ転送が終了
するまでフェッチシーケンスを待たせるようにしたこと
を特徴とするバッファストア制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056617A JPS59180878A (ja) | 1983-03-31 | 1983-03-31 | バツフアストア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056617A JPS59180878A (ja) | 1983-03-31 | 1983-03-31 | バツフアストア制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180878A true JPS59180878A (ja) | 1984-10-15 |
| JPS6141019B2 JPS6141019B2 (ja) | 1986-09-12 |
Family
ID=13032222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056617A Granted JPS59180878A (ja) | 1983-03-31 | 1983-03-31 | バツフアストア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180878A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102344A (ja) * | 1985-10-29 | 1987-05-12 | Fujitsu Ltd | バツフア・メモリ制御方式 |
| JPS62275390A (ja) * | 1986-05-22 | 1987-11-30 | Fujitsu Ltd | 連想メモリ装置 |
| JPH04175949A (ja) * | 1990-11-09 | 1992-06-23 | Hitachi Ltd | キャッシュ制御方式 |
-
1983
- 1983-03-31 JP JP58056617A patent/JPS59180878A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102344A (ja) * | 1985-10-29 | 1987-05-12 | Fujitsu Ltd | バツフア・メモリ制御方式 |
| JPH0410102B2 (ja) * | 1985-10-29 | 1992-02-24 | ||
| JPS62275390A (ja) * | 1986-05-22 | 1987-11-30 | Fujitsu Ltd | 連想メモリ装置 |
| JPH04175949A (ja) * | 1990-11-09 | 1992-06-23 | Hitachi Ltd | キャッシュ制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6141019B2 (ja) | 1986-09-12 |
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