JPS59168706A - アナログ型非同調１／２分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マイクロ波周波数において作動できる分周器
に関する。

本発明の２分割分周回路は、２つの状態の間で切り換わ
るデジタル分周器（デジタル周波数分割器）と区別する
ためにアナログ分周器と呼ばれるものである。周知のデ
ジタル分周器はカスケード接続した複数の部品から成る
二安定フリップフロップ形式の回路を用いており、非常
に高い周波数で動作されるときに無視できない伝搬遅延
及び浮遊干渉を受け、最大作動周波数が制限されている
。

周知のアナログ分周器は、ミキサ（混合器）、増幅器、
フィルタ及びフィードバックループを含んでいる。本出
願人の仏国特許出願第８１ー０３６２１号明細書は、添
付の第１図のブロックダイヤグラムに概略した回路を開
示している。この回路においては、混合、増幅及びフィ
ードバックの機能は単一部品すなわち２ゲート電界効果
トランジスタ（ＦＥＴ）によって与えられ、したがって
、走行時間及び浮遊干渉を減じる。しかし、この回路は
バンドパスフィルタを必要とする。

そのような２分割分周回路のブロックダイヤグラム自体
は長い間知られてきたものであり、前述の特許出願はそ
の特殊な実施例に関するものである。周波数Ｆの人力信
号がミキサ１の第１人力に加えられ、その出力信号は、
増幅器３によって増幅される前に、バンドパスフィルタ
２によってろ波される。増幅器の出力は周波数Ｆ／２の
信号を与える。周波数Ｆ／２の出力信号の一部はフィー
ドバックループで取り出されてミキサ１の第２人力に加
えられる。この回路において、増幅器３及びバンドパス
フィルタ２の位置は取り換えることができる。この形式
の２分割分周回路が作動する理由は次の如くであること
は知られている。すなわち、その理由は、（例えば過渡
現象または雑音によってトリガーされて）発振が入力信
号の低調波周波数で現れ、そしてろ波され、増幅され、
ミキサは、周波数Ｆがミキサの第１人力に供給される限
り、そのほかの周波数成分を排除して周波数Ｆ／２を引
き出すからである。

前述の特許出願に記載した一２分割分周回路はミキサ及
び増幅器の両方として単一の２ゲートＦＥＴを用いてい
る。しかしこの形式のミキサは非常に高い周波数、例え
ば２０ギガヘルツの周波数における使用を意図している
ので、バンドパスフィルタ２は、マイクロストリップ技
術、すなわち絶縁基板上への金属化（金属付着）から作
られる。ストリップはＦＥＴが作られるシリコンチップ
上に工業的規模でストリップが付着できるような小さい
寸法ではない。このため、基板がＦＥＴが作られる半導
体チップ及びフィルタを構成するマイクロストリップの
両方を、入力及び出力結合トランスと共に、支持するよ
うなある種のノ＼イブリ・ノド回路が用いられる。

そこで、本発明は、バンドパスフィルタを省略している
２分割分周回路を提供せんとするものであり、バンドパ
スフィルタを省略している点で、第１図の分周回路に対
して進歩しているものである。このことは、本発明の分
周器全体が単一の半導体チップ上に集積できることを意
味している。

すなわち、本発明によるならば、広範囲の周波数にわた
って周波数Ｆの周期信号を分割するアナログ型非周期２
分割分周回路において、一定信号及び周波数Ｆの周期信
号から成る第１信号を受は取る第１入力端子を有する第
１信夛ミキサと、周期部分が第１信号の周期部分と位相
において反対であるように第１信号と相補的な周波数Ｆ
の第２信号を受は取る第１入力端子を有する第２′信号
ミキザと、２つのミキサがらの信号を受は取る２つの人
力及び周波数Ｆ／２の信号を供給する出力端子を有する
増幅加算器と、を含み、出力信号の一部が２分岐フィー
ドバックを介してミキサに戻きれ、前記ミキサの第２人
力端子に加えられるこ′とを特徴とする分周回路が提供
されるものである。

好ましくは、２分割分周回路は、第１及び第２の２ゲー
ト電界効果トランジスタ（、Ｆ　Ｅ　Ｔ　）を含み、前
記ＦＥＴの各々は単一のディバイスにおいて混合及び増
幅の機能を与え、各ＦＥＴの２つのゲートは各ミキサに
対する第１及び第２人力を構成し、各ＦＥＴの利得が増
幅段を構成し、ＦＥＴのドレーンが相互接続されて分周
回路の出力端子を与えることを特徴とするものである。

２分割分周回路はフィルタを要しないので、それはフィ
ルタのパスバンドによって制限されずに、直流の周波数
範囲から構成される装置の最大周波数範囲まで作動でき
る。

本発明の分周器に対する最大作動周波数は、分周器が単
一段を構成するように、並列接続した２つのＦＥＴによ
って改良されたものである。このことは、分周器の各段
の伝搬遅延が累算されるので、２つの状態を切換える先
行技術の分周器に対して有利である。

最後に、フィルタが省略されており、且つ分周器は実質
的に２つのトランジスタによって構成できるので、分周
器は集積回路技術を用いる半導体チップ中に容易に集積
できる。そのような集積は、マイクロ波周波数において
は、トラシジスｌがコイルおよびキャパシタと共に固着
されるハイブリッド形の基板を要する寸法のマイクロス
トリップから作られるフィルタを含む分周器では実現で
きない。シリコンチップまたはひ素ガリウムチップ上に
ハイブリッド回路を作ることは多大のコストにおいての
み可能である。これとは対照的に、本発明の分周器は工
業的規模で集積回路に容易に含めることができる。

本発明の分周器は周波数Ｆにおける２つの相補的な入力
信号、即ち位相が反対の２つの入力を持っており、これ
らの信号は並列に２つの入力に加えられる。２ゲー）Ｆ
ＥＴが用いられるとき、入力信号の各々はＦＥＴの第２
ゲートに加えられ、その第１ゲートはフィードバック回
路を介して出力信号の一部を受は取る。都合上、ソース
に近いゲートを第１ゲートと呼び、ドレーンに近いゲー
トを第２ゲートと呼ぶ。各ＦＥＴからの出力信号はその
ゲートに加えられた関数の積を表す。これらの出力信号
は加算され、人力信号が相補的であるので、加算は混合
によって発生する望ましくない周波数のあるものを相殺
する効果を有する。出力信号はＦ／２の周波数である。

次に添付図面を参照して本発明を説明する。

第２図は、本発明の２分割分周回路のブロックダイヤグ
ラムである。分周回路は２つの乗算機能を果たす２つの
ミキサ５及び６及び増幅器兼加算器の機能部７を含む。

フィードバックループ８は加算出力からの信号を受取り
、それをミキサ５及び６の各々の入力の１つに戻す。

本発明の非周期２分割分周回路の動作は、２つのミキサ
５及び６に加えられる２つの人力信号■１及び■２が相
補的な信号であること、すなわちそれらが、第３図に示
す如く、位相に於いて反対であることを要する。記載を
簡略化するために、これらの２つの信号が正弦波である
と仮定する止、Ｖ＋　＝ａｒ＋ｂ、　ｓｉｎ　（ωｔ）
Ｖ２　＝ａ＋−ｂ＋　Ｓｉｎ　（（ｌＪｔ）である。こ
こでａ、及びｂｌ　は定数であり、ωは角周波数である
。

周波数Ｆ／２における信号Ｖ′が出力において分周器か
ら現れ、ミキサ５及び６の第２人力に加えられる。入力
信号■１及び■２に対して前述の式が与えられると、信
号Ｖ”は次の式を有する。

Ｖ’　　＝Ｃ＋＋ｄ＋　ｓｉｎ　（ωｔ　／２）ミキサ
装置によって行われる２つの関数ｆ及びｇの乗算（積）
が−次、二次、三次等の次数項を持ち、ミキサ５及び６
の各々は次の式を有する積を与える。

ｐ＝　ｆｇ　＋ｆ２ｇ＋　ｆｇ２＋ｆ２ｇ２　・・もし
−次より高い積の項が無視できるならば、（装置がその
ように高い周波数において不充分な利得しか持たない、
または装置が、対応する信号が無視できるなど充分直線
性であるのいずれかの理由により）、ミキサ５及び６が
直流成分を維持している事実を考慮すると、２つのミキ
サからの出力信号は次の通りである。

Ｖ３　＝ｋ　［ａ’＋　十ｂ＋　　ｓｉｎ　（ωｔ）］
Ｘ　［ｃ＋　＋ｄ＋　　ｓ＋ｎ　（ωｔ　／　２））Ｖ
４−ｋ　［ａ＋　　　ｂ＋　　ｓｉｎ　（ｃｃ＋ｔ）］
Ｘ　［ｃ、　十ｄ＋　　ｓ＋ｎ　（ωｔ　／　２　）　
）ここでｋはミキサ装置に関係する比例定数である。

このため、増幅器からの出力信号は次の式を有する。

ｖ、＝に、（ｖａ＋ｖ４） ＝２ｋｋｓ　　ａ、［ｃ＋＋ｄ、ｓｉｎ　（ωｔ’　／
２）］ここでｋＳは加算回路に関係する比例定数である
。

出力信号■５は信号Ｖ″に比例し、増幅器からのこの出
力信号の一部を両方のミキサの第２人力に接続した共通
点にフィードバックすることによって一対の可干渉性の
フィードバックループが構成され、それによって周波数
Ｆにおける２つの相補的な信号■１及び■２がミキサ５
及び６に加えられる限り、周波数Ｆ／２における発振を
可能にする。

このように、本発明の２分割分周回路は過渡現象または
雑音によって動作が設定され、増幅器７からの出力にお
いて周波数Ｆ／２の信号を発生し、その後分周器がこの
周波数をラッチする。

本発明の利点の１つは、入力信号の直流成分を保持した
、増幅、加算及び乗算の機能が単一の２ゲート電解効果
トランジスタ（ＦＥＴ）、すなわち別個のミキサの各々
に対して１つ、全体で２つのＦＥＴで達成できることで
ある。

第４図は、ＦＥＴ５及び６を用いる２分割分周回路の第
１実施例の回路図である。２つのトランジスタはそれら
のドレーンＤ及びＤｏが並列に接続され、ＦＥＴ５及び
６のドレーン隣接ゲー）Ｇ２およびｔＪ２＋はそれぞれ
同相入力信号■１及び異相人力信号■２を受けるよう接
続されている。２つの部分のフィードバックループはＦ
ＥＴの各々のソースから他のゲートへの接続ｉ１ら成り
、これらの他のゲートがミキサへの第２人力を構成する
。

この形式の回路において、第１のＦＥＴ５に対しては、
ループ８を介するフィードバックは、ソースＳに接続し
たインピーダンス９及び第１ゲートＧｌに接続したイン
ピーダンス１０を介して行われる。これらのインピーダ
ンスの両方をマイクロ周波数において接地されている。

ＦＥＴ６はソースＳ′に接続した同一のインピーダンス
９及びその第１ゲートＧＩ”に接続したインピーダンス
１１を用いており、両方のインピーダンスは同様に接地
されている。

ＦＥＴは、並列接続したドレーンＤ及びＤ”を電圧■。

に接続し、且つ第２ゲートＧ２及びＧ２”をそれぞれの
チョークを介して電圧−ＶＯ２に接続することによって
直流バイアスされている。第１ゲートＧ１及びＧ１゛は
それぞれのチョークを介して電圧−Ｖ（、Ｈによって同
様にバイアスされている。

このように、電界効果トランジスタ５及び６の各々は周
波数Ｆ及び周波数Ｆ／２の信号を演台するミキサを構成
する。各々はまた装置の出力増幅器を構成する。２つの
ドレーンからの出力が共通点で接続されているので、出
力信号は加算され、各ミキサがＦＳＦ＋（Ｆ／２）、等
の調波を含む出力信号を与えるので、これらの調波は、
異相であるので加算されると、相互に打消し合う。しか
し、２つのＦＥＴ５及び６の第１ゲートＧ、及びＧ１゛
に２つの分枝フィードバックループによってフィードバ
ックされるＦ／２の調波は打消し合うことはない。その
理由は周波数Ｆ／２においては位相の反対でないからで
ある。

第５図は、第２の２分割分周回路の回路図である。この
回路においては、ＦＥＴ５及び６は内部フィードバック
を構成する毒うに共通ドレーンモードで接続されている
。第４図に示す実施例における如く、分割すべき信号は
、ＦＥＴのドレーンＤ及びＤｏに隣接する第２ゲー）０
２及びＧ２゛に異相で加えられる。この回路においては
、第２ゲー）Ｇ２及びＧ２”は直硫成分をＦＥＴに加え
るために、電圧−Ｖ　（、Ｈにそれぞれのチョークを介
して同様にバイアスされている。第１ゲートＧ＋及びＧ
１゛は接地したそれぞれのインピーダンス１１よび１１
を介して負のフィードバックを受は取る。２つのＦＥＴ
のドレーンＤ及びＤｏからの出力は、周波数Ｆ／２の出
力信号Ｖ、を与える共通点に接続されている。しかし、
ソースＳ”は直流バイアス電圧−■。に接続したそれぞ
れのチョークを介してバイアスされている。キャパシタ
１２及び１３はそれぞれソースＳ及びＳ”を接地してデ
カップルを行っている。

第４図及び第５図に示す実施例の両方において、本発明
の分周回路は、その人カゲー）Ｇ２及びＧ２１とその出
力ドレーンＤ及びＤｏとの間にただ１段しかなく、この
単一の段が並列に作動する２つのＦＥＴによって構成さ
れていることに留意すべきである。混合段及び増幅段（
単一段に混合されてもよい）更にフィルタ段を含む先行
技術の２分割分周回路と比較して、フィルタ段を含まな
い本発明の分周器は、極めて短い伝搬遅延しか有さす、
そのため以前可能であったものよりも高い周波数におい
て作動できる。特に、本発明の分周器の周波数範囲は、
フィルタによって制限されず、このため直流に近い極め
て低い周波数（ＶＬＦ、）からＦＥＴ５及び６の最大作
動周波数に至るまで及ぶものである。もしこれらのＦＥ
Ｔが２５ギガヘルツに至るまで作動するならば、分周器
は約０から２５ギガヘルツまでの範囲で作動する。

このような高周波数で作動するためには、分周器は、好
ましくは、ショットキーゲー）ＦＥＴを用いる。インピ
ーダンス９．１０及び１１は一般に容量性または誘導性
である受動素子だけから成る。

もし容量性であるならば、インピーダンスは、誘電層技
術、例えば導電材料の２つの層の間に延在する窒化シリ
コンの層または指状結合によって作られてもよい。導電
層は導電箔から作られることができる。回路全体がただ
２つのＦＥＴと３つのインピーダンスから成る点でイン
ピーダンスは簡単に作ることができ、インピーダンスは
半導体材料のチップ上に容易に集積でき、インピーダン
スはＦＥＴ製造行程のある行程と同時に作ることができ
る。

本発明の分周器は極めて低い周波数から作動するので、
分周器はシリコンの如き比較的（電子の走行時間が）遅
い材料から作ることができる。しかし、分周器が極めて
高い周波数において特に使われるならば、分周器は、例
えばＧａＡｓの如き（電子の走行時間が）早い材料から
作られねばならない。本発明の分周器は、マイクロ電子
回路の分野で用いられる集積回路の形状で実現し得る点
で、先行技術の分周器に対して利点を有し、特に遠隔通
信用あ送受信器における周波数サーボループにおいそ数
ギガヘルツのマイクロ波周波数を分割するのに適してい
る。

【図面の簡単な説明】

第１図は、先行技術の分周器のブロックダイヤグラムで
ある。 第２図は、本発明の分周器のブロックダイヤグラムであ
る。 第３図は、本発明の分周器の人力及び出力信号の波形ダ
イヤグラムである。 第４図は、本発明の第１の２分割分周回路の回路図であ
る。 第５図は、本発明の第２の２分割分周回路の回路図であ
る。 （主な参照番号） ５．６・・・ミキサ、 ７・・・・・増幅・加算機能部、 ８・・・・・フィ、−ドパツクループ、Ｖ、、Ｖ２　・
入力信号、 ■、・・・・出力信号 特許出願人　トムソンーセーエスエフ 代理人　弁理士　新居　正彦 φ ）） ＞　　　　　Ｃｊ。

Claims (1)

1. 【特許請求の範囲】 （１）広範囲の周波数にわたって周波数下の周期信号を
   分割するアナログ型非周期２分割分周回路において、 一定信号及び周波数Ｆの周期信号から成る第１信号を受
   は取る第１入力端子を有する第１信号ミキザと、 周期部分が第１信号の周期部分と位相において反対であ
   るように第１信号と相補的な周波数Ｆの第２信号を受は
   取る第１入力端子を有する第２信号ミキサと、 ２つのミキサからの信号を受は取る２つの入力及び周波
   数Ｆ／２の信号を供給する出力端子を有する増幅加算器
   とを含み、 前記増幅加算器の出力信号の一部が２分岐フィードバッ
   クを介してミキサに戻され、前記ミキサの第２入力端子
   に加えられる ことを特徴とする分周回路。 （２）第１及び第２の２ゲー）ＦＥＴを含み、前記ＦＥ
   Ｔの各々は単一のデバイスにおいて混合及び増幅の機能
   を与え、各ＦＥＴの２つのゲートは各ミキサに対する第
   １及び第２人力を構成し、各ＦＥＴの利得が増幅段を構
   成し、ＦＥＴのドレーンが相互接続されて分周回路の出
   力端子を与えることを特徴とする特許請求の範囲第１項
   に記載の分周回路。 （３〕　　第２ゲートが直流電圧−ＶＯ２によってバイ
   アスされ且つ周波数Ｆの周期信号を受は取るように接続
   した第１の２ゲートＦＥＴを含み、前記第１ＦＥＴのフ
   ィードバックループは該第１ＦＥＴのソースと接地との
   間に接続した第１インピーダンス及び接地と前記第１ゲ
   ートとの間に接続した第２インピーダンスによって構成
   され、 更に、第２ゲートが直流電圧−Ｖ　Ｇ　２によってバイ
   アスされ且つ前記第１ＦＥＴに加えられる前記周期信号
   と位相において反対の周波数Ｆの周期信号を受は取るよ
   うに接続した第２の２ゲー）ＦＥＴを含み、前記第２Ｆ
   ＥＴのフィードバックループは、ＦＥＴのソースと接地
   との間に接続した第１インピーダンス及び接地と前記第
   ２ＦＥＴの第１ゲートとの間に接続した第３インピーダ
   ンスによって構成され、 前記２つのＦＥＴのドレーンが直流電圧■ゎによってバ
   イアスされ且つ周波数Ｆ／２の信号が供給される分周回
   路の出力を構成する共通点に相互接続されている ことを特徴とする特許請求の範囲第２項に記載の分周回
   路。 （４）第２ゲートが直流電圧−Ｖ　Ｇ２によってバイア
   スされ且つ周波数Ｆの周期信号を受は取るように接続さ
   れ、第１ゲートが第１インピーダンスを介して接地され
   た第１の２ゲー）ＦＥＴを含み、前記第１ＦＥＴのソー
   スはキャパシタによって接地され且つ直流電圧−■ｏに
   よってバイアスされ、第１ＦＥＴのフィードバックルー
   プはゲートとドレーンとの間の内部フィードバックによ
   って構成され、 更に、第２ゲートが直流電圧−ＶＯ２によってバイアス
   され且つ第１ＦＦ、Ｔの第２ゲートに加えられた前記周
   期信号と位相が反対の周波数Ｆの周期信号を受は取るよ
   うに接続され、第１ゲートが第２インピーダンスを介し
   て接地された第２の２ゲ−）ＦＥＴを含み、前記第２Ｆ
   ＥＴのソースはキャパシタによって接地され且つ直流電
   圧＝■、によってバイアスされ、前記第２ＦＥＴのフィ
   ードバックループはゲートとドレーン七の間の内部フィ
   ードバックによって構成され、 前記２つのＦＥＴのドレーンは周波数Ｆ／２の信号が供
   給される分周回路の出力を構成する共通点に相互接続さ
   れている ことを特徴とする特許請求の範囲第２項に記載の分周回
   路。 （５）入力端子及び出力端子との間に単一段を有し、前
   記単一段は２つの並列接続したＦＥＴによって構成され
   、分周回路の最大作動周波数が前記ＦＥＴの最大動作周
   波数であることを特徴とする特許請求の範囲第２項に記
   載の分周回路。 （６）前記ＦＥＴはショットキーゲート形式のＦＥＴで
   あり、−ネガティブフィードバックインピーダンスは前
   記ＦＥＴに共通５の基板上の導電層上にそれぞれ誘電層
   を付着し、前記誘電層上に導電層を付着することによっ
   て作られていることを特徴とする特許請求の範囲第２項
   に記載の分周回路。 （７）前記分周回路が半導体材料の単一チップ上に集積
   回路技術によって実現されることを特徴とする特許