JPS59163858A - ＧａＡｓ論理集積回路 - Google Patents
ＧａＡｓ論理集積回路Info
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- JPS59163858A JPS59163858A JP58037501A JP3750183A JPS59163858A JP S59163858 A JPS59163858 A JP S59163858A JP 58037501 A JP58037501 A JP 58037501A JP 3750183 A JP3750183 A JP 3750183A JP S59163858 A JPS59163858 A JP S59163858A
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- gaasfet
- dfet
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- Logic Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＧａＡｓ論理集積回路に関するものである。
従来ＧａＡｓ論理集積回路（以下ＧａＡｓＩＣと略称）
の回路構成法としては、ＢＦＬ （Ｂｕｆｆｅｒｅａ
ＦＥＴＬｏｇｉｃ ） 、 ５ＤＦＬ （５ｃｈｏｔｔ
ｋｙ Ｄｉｏｄｅ ＦＥＴ Ｌｏｇｌｃ）又ｔｒｉ Ｄ
ＣＦＬ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌ
ｏｇｉｃ ）と呼ばれるものが知られ各所で精力的な研
究開発が行なわれている。回路の構成要素には、ＦＥＴ
、ダイオード、抵抗等がある。このうちＧａＡｓＩＣ
実現上鏝も重要なＦＥＴとしてはショットキーケ゛−ト
型ＦＥＴ （ＭＥＳＦ”ＥＴ ）を用いるがこれには大
別して２種類ある。すなわちノーマリオン型ＦＥＴと後
者は、ケ″−１−電圧零〇時非導通状態にありエンハン
スメント型とも呼称されている。以下、ノーマリオンａ
’↓Ｆ’ＥＴをＤＦＥＴ 、ノーマリオフ型、、ＦＥＴ
全ＥＦＥ’Ｉ’と呼ぶ。ＤＦＥＴを基本Ｔｉ’ＥＴとし
だ回’ 降カＤＣＦＬｆ９ル。第１図にＢＥＴ、 、第
２図に５ｒ）Ｆ’Ｌ 。
の回路構成法としては、ＢＦＬ （Ｂｕｆｆｅｒｅａ
ＦＥＴＬｏｇｉｃ ） 、 ５ＤＦＬ （５ｃｈｏｔｔ
ｋｙ Ｄｉｏｄｅ ＦＥＴ Ｌｏｇｌｃ）又ｔｒｉ Ｄ
ＣＦＬ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌ
ｏｇｉｃ ）と呼ばれるものが知られ各所で精力的な研
究開発が行なわれている。回路の構成要素には、ＦＥＴ
、ダイオード、抵抗等がある。このうちＧａＡｓＩＣ
実現上鏝も重要なＦＥＴとしてはショットキーケ゛−ト
型ＦＥＴ （ＭＥＳＦ”ＥＴ ）を用いるがこれには大
別して２種類ある。すなわちノーマリオン型ＦＥＴと後
者は、ケ″−１−電圧零〇時非導通状態にありエンハン
スメント型とも呼称されている。以下、ノーマリオンａ
’↓Ｆ’ＥＴをＤＦＥＴ 、ノーマリオフ型、、ＦＥＴ
全ＥＦＥ’Ｉ’と呼ぶ。ＤＦＥＴを基本Ｔｉ’ＥＴとし
だ回’ 降カＤＣＦＬｆ９ル。第１図にＢＥＴ、 、第
２図に５ｒ）Ｆ’Ｌ 。
、−、□・
第′３図にＤＣＦＬの回路構成を示す。
第１図のＢＦＬにおいては、ドライバとなるＤＦＥＴエ
ユ（Ｉ１１〜１１４ ）と負荷となるＤＦＥＴ１２を直
列に配し、入力信号ＶＩＮを反転させる。
ユ（Ｉ１１〜１１４ ）と負荷となるＤＦＥＴ１２を直
列に配し、入力信号ＶＩＮを反転させる。
この反転し７た信置１ノベルに、次段の入力デートがＤ
Ｆ’ＥＴで構成されているためその！、捷では使えず、
レベルシフト’（ｒ行なう必要がある。そのため出力段
に、ソースフォロワＤＦＥＴ １３ 、ショットキーダ
イオードｚ４（１４１〜Ｉ４３ ）および電流源として
のＤＦＥＴ １５からなるＩ／ベルシフト回路を設けて
いる。乙のレベルシフト回路には電流源としてのＤＦＥ
Ｔ １５によって常に電流が流ね、ており従って消費電
力は大きい。
Ｆ’ＥＴで構成されているためその！、捷では使えず、
レベルシフト’（ｒ行なう必要がある。そのため出力段
に、ソースフォロワＤＦＥＴ １３ 、ショットキーダ
イオードｚ４（１４１〜Ｉ４３ ）および電流源として
のＤＦＥＴ １５からなるＩ／ベルシフト回路を設けて
いる。乙のレベルシフト回路には電流源としてのＤＦＥ
Ｔ １５によって常に電流が流ね、ており従って消費電
力は大きい。
第２図に示す５ＤＦＬにおいては、ＤＦ’ＥＴ ２１を
ドライバ、ＤＦＥＴ２２を負荷としてインバータを４− 構成するが、その入力部で入力信号のレベルシフトを行
なう。即ち、論理ダート用ショットキーダイオード２ｓ
（、？ ｓＩ 、ｚ ｓ２ ）、レベルシフト用ショ
ットキーダイオード２４および電流源用ＤＦＥＴ ２５
により入力部レベルシフト回路を構成して、インバータ
のドライバＥＦＥＴ ２１をいることのためにＢＦＬに
比べ消費電力は小さくなるが、しかしやはりレベルシフ
トのために電力を消費せざるを得ない。
ドライバ、ＤＦＥＴ２２を負荷としてインバータを４− 構成するが、その入力部で入力信号のレベルシフトを行
なう。即ち、論理ダート用ショットキーダイオード２ｓ
（、？ ｓＩ 、ｚ ｓ２ ）、レベルシフト用ショ
ットキーダイオード２４および電流源用ＤＦＥＴ ２５
により入力部レベルシフト回路を構成して、インバータ
のドライバＥＦＥＴ ２１をいることのためにＢＦＬに
比べ消費電力は小さくなるが、しかしやはりレベルシフ
トのために電力を消費せざるを得ない。
第３図に示すＤＣＦＬにおいては、ドライバにＥＦＥＴ
３１を用い、負荷にＤＦｇＴ、９．、？を用いる。
３１を用い、負荷にＤＦｇＴ、９．、？を用いる。
このため出力信号ＶＯＵＴの７ベルは次段のデートを動
作させることができ、入力信号ｖＩＮとレペルコンノ平
ティプルにすることができる。従って、ＢＦ’Ｌや５Ｄ
ＦＩ、の場合のようなレベルシフト回路が不要でそれだ
け低消費電力で動作させることが５− できる。その反面、ＥＦＥＴをドライバとしているため
、低レベルを出力するためには負荷のＤＦＥＴとしてＩ
ＳＳライ上り電流容量の小さいものを用いなければなら
ず、従ってドライブ能力にかけ、動作速度がやや遅くな
るという難点がある。
作させることができ、入力信号ｖＩＮとレペルコンノ平
ティプルにすることができる。従って、ＢＦ’Ｌや５Ｄ
ＦＩ、の場合のようなレベルシフト回路が不要でそれだ
け低消費電力で動作させることが５− できる。その反面、ＥＦＥＴをドライバとしているため
、低レベルを出力するためには負荷のＤＦＥＴとしてＩ
ＳＳライ上り電流容量の小さいものを用いなければなら
ず、従ってドライブ能力にかけ、動作速度がやや遅くな
るという難点がある。
第４図に、現在まで報告されている各種論理、集積回路
のｒ−）当り遅延時間と消費電力の関係を示す。ＧａＡ
ｓ−ではＤＣＦ’Ｌが最も低消費電力であることが明ら
かであるが、ＤＩ’ＥＴを用いるＢＦＩ。
のｒ−）当り遅延時間と消費電力の関係を示す。ＧａＡ
ｓ−ではＤＣＦ’Ｌが最も低消費電力であることが明ら
かであるが、ＤＩ’ＥＴを用いるＢＦＩ。
１や５ＤＦＬに比べて動作速度はやや遅いという傾向Ｊ
”ある。消費電力については、Ｇａ’Ａ ｓはＳｔのよ
ところでＧａＡｓＩＣの高集積化を考えた場合、ＩＣの
放熱条件を考えると１チップ当り１ｗ程度と考えるのが
、実用上の上限である。これは５ｔＩＣの例をそのまま
適用したもので、ＧａＡｓの場合Ｓｉに比べて熱伝導率
が小さいということもあって、その上限はＳｔに比べて
低い可能性もある。
”ある。消費電力については、Ｇａ’Ａ ｓはＳｔのよ
ところでＧａＡｓＩＣの高集積化を考えた場合、ＩＣの
放熱条件を考えると１チップ当り１ｗ程度と考えるのが
、実用上の上限である。これは５ｔＩＣの例をそのまま
適用したもので、ＧａＡｓの場合Ｓｉに比べて熱伝導率
が小さいということもあって、その上限はＳｔに比べて
低い可能性もある。
６−
そこで、数１０００ダ一ト規模以上のＧａＡｓＬＳＩを
実現しようとすれば、ケ”−１１りの消費電力は数１０
０μｗＢ下にする必要がある。ＢＦ’ＬやＳＤＦ’Ｌで
これを実現するのは無理であるし、ＤＣＦＬを用いても
、困難を伴なうことが予想される。
実現しようとすれば、ケ”−１１りの消費電力は数１０
０μｗＢ下にする必要がある。ＢＦ’ＬやＳＤＦ’Ｌで
これを実現するのは無理であるし、ＤＣＦＬを用いても
、困難を伴なうことが予想される。
またＤＣＦＬの場合、集積度が大きくなった時増大する
負荷のために動作速度の遅くなり方が激しいという問題
がある。これはＤＣＦＬのドライブ能力の小ささに起因
している。従ってデート当りの伝播遅延時間τ、ｄの負
荷依存性はＤＣＦＴ、の場合＝：力るため、接地面との
間の容量は大きな負荷と］ｉ ｉ：′なるし、又、多層配線のクロスオーバ一部の容Ｘ
：′。
負荷のために動作速度の遅くなり方が激しいという問題
がある。これはＤＣＦＬのドライブ能力の小ささに起因
している。従ってデート当りの伝播遅延時間τ、ｄの負
荷依存性はＤＣＦＴ、の場合＝：力るため、接地面との
間の容量は大きな負荷と］ｉ ｉ：′なるし、又、多層配線のクロスオーバ一部の容Ｘ
：′。
・１１も負荷となる。その上、１つの論理ｒ−）の・；
″”出力は一般にいくつかの論理ダートの人力に接続さ
れることが巨１路構成上必要で、この次段の入力容量も
大きな負荷となる。これらの容量負７− 荷は、幅４． ｌ１ｍの配線で１００〜２００ ｆＦ／
ｒｔａｎ 。
れることが巨１路構成上必要で、この次段の入力容量も
大きな負荷となる。これらの容量負７− 荷は、幅４． ｌ１ｍの配線で１００〜２００ ｆＦ／
ｒｔａｎ 。
４μｍ×４μｍのクロスオーバーでは５〜１０ｆＦ／４
固、ファンアウト１つ当り１００〜２００ ｆＦ程度と
見積られ、ＩＣ中の平均配線長を３１Ｉｌ＋１１．平均
ファンアウトを３．平均クロスオーバーを２０個とする
と、１論理ダートが負う負荷容量は０７〜］、、 ４
ｐＦとなる。これはダート長１μｍ、ダート幅１０〜２
０μｍ程度のＦＥＴで構成されるＤＣＦＬ論理ダートの
場合、電流駆動能力数ｍＡとすれば数１００声のτ、ｄ
に相当する。更に、ＩＣの外部回路とのインタフェース
を考えると、出力回路は内部回路の容量負荷より１桁Ｕ
上大きな負荷を駆動する必要が生じる。この出力回路に
おいてＩＣの速度全損なわないようにすると、出力１１
・”、１ ８− 府実現しようとすると、現在知られている回路構成では
極めて困難を伴なうことがわかる。
固、ファンアウト１つ当り１００〜２００ ｆＦ程度と
見積られ、ＩＣ中の平均配線長を３１Ｉｌ＋１１．平均
ファンアウトを３．平均クロスオーバーを２０個とする
と、１論理ダートが負う負荷容量は０７〜］、、 ４
ｐＦとなる。これはダート長１μｍ、ダート幅１０〜２
０μｍ程度のＦＥＴで構成されるＤＣＦＬ論理ダートの
場合、電流駆動能力数ｍＡとすれば数１００声のτ、ｄ
に相当する。更に、ＩＣの外部回路とのインタフェース
を考えると、出力回路は内部回路の容量負荷より１桁Ｕ
上大きな負荷を駆動する必要が生じる。この出力回路に
おいてＩＣの速度全損なわないようにすると、出力１１
・”、１ ８− 府実現しようとすると、現在知られている回路構成では
極めて困難を伴なうことがわかる。
本発明は、これら従来のＧａＡｓＩＣ回路構成の欠点に
鑑みなされたもので、ケ゛−ト当りの消費電力が小さく
、なおかつ負荷増大にも耐えうるドライブ能力の大きな
基本ダート回路構成を提供することを目的とする。
鑑みなされたもので、ケ゛−ト当りの消費電力が小さく
、なおかつ負荷増大にも耐えうるドライブ能力の大きな
基本ダート回路構成を提供することを目的とする。
本発明は、ドライバとしてＥＦＥＴ、負荷としてＤＦＥ
Ｔ ’ｅ用いたインバータ回路を基本とし、その負荷用
ＤＦｇＴを人力信号によって制御してオン、オフさせ、
疑似相補型の動作を行なわせる。具体的にはドライバと
してのＥＦＥＴ （第１のＧａＡｓＦＥＴ ）と負荷と
してのＤＦＥＴ （第２のＧａＡｓＦＥＴ ）の間にレ
ベルシフト用のショットキーＧａＡａダイオードを１個
以上介在させたインバータを構成し、入力信号により制
御されて所定の制御電源を第２のＧａＡｓＦＥＴのデー
トに゛選択的に供給するＤＦＥＴ （第３のＧａＡｓＦ
ＥＴ ）を設けると共に、第２９− 「のＧａＡｓＦＥＴのドレイン・デート間にダート・ソ
ース間を共通接続したＤＦＥＴ（第４のＧａＡｓＦＥＴ
）を介在させる。壕だゲート・ソース間を共通接続し
たＤＦＥＴ （第５のＧａＡｓＦＥＴ ）を用意してそ
のソースを第１のＧａＡｓＦＥＴのダートに、ドレイン
を信号入力端子に接続し、更にダート・ソース間を共通
接続したＤＦＥＴ （第６のＧａＡｓＦＥＴ ） ｆ用
意してそのソースを第３のＧａＡｓＦＥＴのダートに、
ドレイン全信号入力瑞子に接続する。そして、各素子特
性および各部の電位関係を設定することにエリ、■入力
信号が茜レベルで第１のＧａＡａＦＥＴがオンとなると
き、第３のＧａＡｓＦＥＴをオンにして第２のＧａＡｓ
ＦＥＴにそのダート・ソース間電圧がピンチオフ電圧以
下となるような制御電圧を与えて、第２のＧａＡｓＦＥ
Ｔ ｆ、Ｈオフにする。例えば第３のＧａＡｓＦＥＴの
飽和ドレイン電流（ダート・ソース間電圧が零のときの
ドレイン電流）を第４のＧａＡｓＦＥＴのそれより大キ
くシておけば、前記制御電源をほぼその−１ま第２のＱ
ａＡｓＦＥＴのケ゛−トに与えてこれをオフにすること
ができる。
Ｔ ’ｅ用いたインバータ回路を基本とし、その負荷用
ＤＦｇＴを人力信号によって制御してオン、オフさせ、
疑似相補型の動作を行なわせる。具体的にはドライバと
してのＥＦＥＴ （第１のＧａＡｓＦＥＴ ）と負荷と
してのＤＦＥＴ （第２のＧａＡｓＦＥＴ ）の間にレ
ベルシフト用のショットキーＧａＡａダイオードを１個
以上介在させたインバータを構成し、入力信号により制
御されて所定の制御電源を第２のＧａＡｓＦＥＴのデー
トに゛選択的に供給するＤＦＥＴ （第３のＧａＡｓＦ
ＥＴ ）を設けると共に、第２９− 「のＧａＡｓＦＥＴのドレイン・デート間にダート・ソ
ース間を共通接続したＤＦＥＴ（第４のＧａＡｓＦＥＴ
）を介在させる。壕だゲート・ソース間を共通接続し
たＤＦＥＴ （第５のＧａＡｓＦＥＴ ）を用意してそ
のソースを第１のＧａＡｓＦＥＴのダートに、ドレイン
を信号入力端子に接続し、更にダート・ソース間を共通
接続したＤＦＥＴ （第６のＧａＡｓＦＥＴ ） ｆ用
意してそのソースを第３のＧａＡｓＦＥＴのダートに、
ドレイン全信号入力瑞子に接続する。そして、各素子特
性および各部の電位関係を設定することにエリ、■入力
信号が茜レベルで第１のＧａＡａＦＥＴがオンとなると
き、第３のＧａＡｓＦＥＴをオンにして第２のＧａＡｓ
ＦＥＴにそのダート・ソース間電圧がピンチオフ電圧以
下となるような制御電圧を与えて、第２のＧａＡｓＦＥ
Ｔ ｆ、Ｈオフにする。例えば第３のＧａＡｓＦＥＴの
飽和ドレイン電流（ダート・ソース間電圧が零のときの
ドレイン電流）を第４のＧａＡｓＦＥＴのそれより大キ
くシておけば、前記制御電源をほぼその−１ま第２のＱ
ａＡｓＦＥＴのケ゛−トに与えてこれをオフにすること
ができる。
１０−
■また入力信号が低レベルで第１のＧａＡｓＦＥＴがオ
フになるとき、第３のＧａＡｓＦＥＴ ’、１オフにし
てオンのときも貫通電流が流れることはない。またＤＣ
ＦＬと異なり、負荷Ｉｉ’ＥＴの電流容筐を大きくでき
るから、ドライ・−？ ＦＥＴがオフのときに次段に十
分な負荷電流を供給できるドライブ能力金持たせ得る。
フになるとき、第３のＧａＡｓＦＥＴ ’、１オフにし
てオンのときも貫通電流が流れることはない。またＤＣ
ＦＬと異なり、負荷Ｉｉ’ＥＴの電流容筐を大きくでき
るから、ドライ・−？ ＦＥＴがオフのときに次段に十
分な負荷電流を供給できるドライブ能力金持たせ得る。
また負荷ＦＥＴ Ｑ制御するための第３．第４０ＧａＡ
ｓＦＥＴの回路部分は負荷ＦＥＴのみを負荷とするので
駆動能力の小さい低消費電力構造としても高速性が損な
われない。
ｓＦＥＴの回路部分は負荷ＦＥＴのみを負荷とするので
駆動能力の小さい低消費電力構造としても高速性が損な
われない。
更に第１．第３のＧａＡｓＦＥＴのダートと信号入力端
子との間にそれぞれ第５．第６のＧａＡｓＦ”ＥＴを介
在させたことにより、入力信号レベルが第１、第３のＧ
ａＡｓＦＥＴのフランジ電圧より高い場合にもこれらの
ケゝ−トからの電流の流れ込みを効果的に抑制すること
ができ、また主電源電圧レベルを高くした場合に低レベ
ル出力の浮き上りを防止して安定なイン・ぐ−夕動作を
行なうこる。
子との間にそれぞれ第５．第６のＧａＡｓＦ”ＥＴを介
在させたことにより、入力信号レベルが第１、第３のＧ
ａＡｓＦＥＴのフランジ電圧より高い場合にもこれらの
ケゝ−トからの電流の流れ込みを効果的に抑制すること
ができ、また主電源電圧レベルを高くした場合に低レベ
ル出力の浮き上りを防止して安定なイン・ぐ−夕動作を
行なうこる。
ライパとなるＥＦＥＴ （第１のＧａＡｓＦＥＴ ）
５１と負荷となるＤＦＥＴ （第２のＧａＡｓＦＥＴ
） ５２を主電源ＶＤＤと接地間に直列接続してインバ
ータを構成するのが基本である。ＥＦＥＴ ５１のドレ
インとＤＦＥＴ ５２のソース間にはレベルシフト用の
ショットキーＧａＡｓダイオード５４（５４１、５ｒｔ
２）を設けている。負荷としてのＤＦＥＴ ５２のデー
トはＤＦＥＴ （第３のＧａＡｓＦＥＴ ） ５３を介
して制御電源ＶＳＳに接続すると共に、ダート・ソース
間を共通接続したＤＦＥＴ（第４のＧａＡｓＦＥＴ ）
５５ ｋ介してドレイン、即ち主電源ＶＤＤに接続し
ている。
５１と負荷となるＤＦＥＴ （第２のＧａＡｓＦＥＴ
） ５２を主電源ＶＤＤと接地間に直列接続してインバ
ータを構成するのが基本である。ＥＦＥＴ ５１のドレ
インとＤＦＥＴ ５２のソース間にはレベルシフト用の
ショットキーＧａＡｓダイオード５４（５４１、５ｒｔ
２）を設けている。負荷としてのＤＦＥＴ ５２のデー
トはＤＦＥＴ （第３のＧａＡｓＦＥＴ ） ５３を介
して制御電源ＶＳＳに接続すると共に、ダート・ソース
間を共通接続したＤＦＥＴ（第４のＧａＡｓＦＥＴ ）
５５ ｋ介してドレイン、即ち主電源ＶＤＤに接続し
ている。
ここでＤＦＥＴ ５３はその飽和ドレイン電流がＤＦＥ
Ｔ５５のそれより大きくなるように設定されている。ま
た制御電源ＶＳＳは主電源ＶＤＤに対して０ ＜ Ｖｓ
ｓ ＜ ’ＶＤＤなる所定の値に設定されている。
Ｔ５５のそれより大きくなるように設定されている。ま
た制御電源ＶＳＳは主電源ＶＤＤに対して０ ＜ Ｖｓ
ｓ ＜ ’ＶＤＤなる所定の値に設定されている。
入力信号ｖＩＮはダート・ソース間を共通接続さダート
にも供給されるようになっている。出力＝ 褥号ＶＯＵＴはＥＦＥＴ ５１のドレインから取出され
まず入力信号ｖ１Ｎが高レベル（ｖＨ）であると、ドラ
イバのＥＦＥＴ ５１とＤＦＥＴ ５３はオン（導通状
態）となる。その条件は、ＤＦＥＴ ５３のビンチオ１
３− フ電圧全Ｖ、２ 、 ＥＦＥＴ ５１のスレッショルド
電圧をＶｔｈとすると、 ＶＨ−ＶｒＥｒｂ ＞ Ｖｓｓ ＋Ｖｐ２
■ＶＨＶｙＥｒａ ＞ Ｖｔ１ｔ
■と表わされる。但しＶＦＥＴａはＤＦＥＴ ５６
ａのトンイン・ソース間電圧＋ ＶＦＥＴｂばＤＩｉ
’ＥＴ ５６ ｂのドレイン・ソース間電圧である。こ
れら２つのＤＦＥＴ５６ａ、 ５６ ｂはＥＦｇＴ ５
１ 、 ＤＦＥＴ ５３のダートに印加される入力信号
がダート・ソース間のクランｆ電圧以上になってダート
からソースに向けて電流が流れ出すと、自分自身のトン
イン・ソース間電位差を増大させ、ＥＦＥＴ ５１ 。
にも供給されるようになっている。出力＝ 褥号ＶＯＵＴはＥＦＥＴ ５１のドレインから取出され
まず入力信号ｖ１Ｎが高レベル（ｖＨ）であると、ドラ
イバのＥＦＥＴ ５１とＤＦＥＴ ５３はオン（導通状
態）となる。その条件は、ＤＦＥＴ ５３のビンチオ１
３− フ電圧全Ｖ、２ 、 ＥＦＥＴ ５１のスレッショルド
電圧をＶｔｈとすると、 ＶＨ−ＶｒＥｒｂ ＞ Ｖｓｓ ＋Ｖｐ２
■ＶＨＶｙＥｒａ ＞ Ｖｔ１ｔ
■と表わされる。但しＶＦＥＴａはＤＦＥＴ ５６
ａのトンイン・ソース間電圧＋ ＶＦＥＴｂばＤＩｉ
’ＥＴ ５６ ｂのドレイン・ソース間電圧である。こ
れら２つのＤＦＥＴ５６ａ、 ５６ ｂはＥＦｇＴ ５
１ 、 ＤＦＥＴ ５３のダートに印加される入力信号
がダート・ソース間のクランｆ電圧以上になってダート
からソースに向けて電流が流れ出すと、自分自身のトン
イン・ソース間電位差を増大させ、ＥＦＥＴ ５１ 。
ＤＦＥＴ ５３のｒ−）にある一定以上の電流が流れな
いようなリミッタとしての動作を行なう。そ６閾値電流
はＤＦＥＴ ５６ ａ 、 ５６ ｂ ノ飽和トレイン
電流に等しい。従ってこの飽和電流値がＥＦ’ＥＴ５１
、 ＤＦＥＴ ５３（Ｄ）ランプ電ａＥＶＣＥ ＋
ＶＣＤにお１４− ンプ電圧に保持され、ダートに流れ込む電流はこれ以上
増大しない。フラソノ電王は当然Ｖｔｈ 。
いようなリミッタとしての動作を行なう。そ６閾値電流
はＤＦＥＴ ５６ ａ 、 ５６ ｂ ノ飽和トレイン
電流に等しい。従ってこの飽和電流値がＥＦ’ＥＴ５１
、 ＤＦＥＴ ５３（Ｄ）ランプ電ａＥＶＣＥ ＋
ＶＣＤにお１４− ンプ電圧に保持され、ダートに流れ込む電流はこれ以上
増大しない。フラソノ電王は当然Ｖｔｈ 。
ＶＦ６．１：り大きい値でありＥＦＥＴ ５１ 、 Ｄ
ＦＥＴ ５３のオン、オフ動作に影響は与えない。従っ
て■。
ＦＥＴ ５３のオン、オフ動作に影響は与えない。従っ
て■。
■式はケ゛−ト電圧がクランプ電圧以下の場合で考えて
もよく ＶＨ＞ ＶＳＳ ＋ ＶＦ６
■ＩＶＨ＞ Ｖｔｈ ■
′と書き換えることができる。
もよく ＶＨ＞ ＶＳＳ ＋ ＶＦ６
■ＩＶＨ＞ Ｖｔｈ ■
′と書き換えることができる。
このトキ、ＤＦ’ＥＴ ５３がオンであって、その飽和
ドレイン電位がＤＦＥＴ ５５のそれより大きいことか
ら、ＤＦＥＴ ５３のドレイン電位はほぼＶＳＳとなり
、これが負荷のＤＦＥＴ ５２のケ９−トに印加される
。一方、ＥＦＥＴ ５ Ｚがオンであるから、もしＤＦ
ＥＴ ５２がオンテあれば主電源ｖＤＤからＤＦＥＴ５
２→ダイオード５４．．５４２→ＥＦＥＴ ５１を通っ
て接地へと電流が流れる。乙のとき出力端電位をｖＯＵ
ＴＩ ＋ダイオード５４．，５４２でのＷＥ降下を２×
ＶＤとすると、ＤＦＥＴ ５２のソース電位は ５ ］？ ユ” Ｖｓｓ ＜ ＶＯＵＴｌ＋２ Ｘ ＶＤ 十Ｖ
ｐｔ ■が成立するとＤＦＥＴ ５２はオフ（
非導通状態）となる。そのための十分条件は、ｖｏｔｒ
Ｔ≧Ｏであるから、 Ｖｓ ｓ ＜ ２ Ｘ Ｖｏ ＋ Ｖｐ ｌ
■′となる。
ドレイン電位がＤＦＥＴ ５５のそれより大きいことか
ら、ＤＦＥＴ ５３のドレイン電位はほぼＶＳＳとなり
、これが負荷のＤＦＥＴ ５２のケ９−トに印加される
。一方、ＥＦＥＴ ５ Ｚがオンであるから、もしＤＦ
ＥＴ ５２がオンテあれば主電源ｖＤＤからＤＦＥＴ５
２→ダイオード５４．．５４２→ＥＦＥＴ ５１を通っ
て接地へと電流が流れる。乙のとき出力端電位をｖＯＵ
ＴＩ ＋ダイオード５４．，５４２でのＷＥ降下を２×
ＶＤとすると、ＤＦＥＴ ５２のソース電位は ５ ］？ ユ” Ｖｓｓ ＜ ＶＯＵＴｌ＋２ Ｘ ＶＤ 十Ｖ
ｐｔ ■が成立するとＤＦＥＴ ５２はオフ（
非導通状態）となる。そのための十分条件は、ｖｏｔｒ
Ｔ≧Ｏであるから、 Ｖｓ ｓ ＜ ２ Ｘ Ｖｏ ＋ Ｖｐ ｌ
■′となる。
こうして、■〜■′の条件を満たすことによって、ＤＦ
ＥＴ ５２の過去の状態の如何にかかわらず、入力信号
ｖＩＮが高ＶペルＶＨのとき、ＥＦＥＴ ５１はオン、
ＤＦＥＴ ５２はオフとなる。
ＥＴ ５２の過去の状態の如何にかかわらず、入力信号
ｖＩＮが高ＶペルＶＨのとき、ＥＦＥＴ ５１はオン、
ＤＦＥＴ ５２はオフとなる。
次に入力信号ｖＩＮが低レベルｖＴ、であると、ＤＦＥ
Ｔ ５３とＥＦＥＴ ５１はオフとなる。その条件は ＶＬ ＜ ＶＳＳ ＋ Ｖｌ）２
■ＶＬ＜Ｖｔｈ ■
と表わされる。このとき、ＤＦＥＴ ５３がオフとなる
のでそのドレイン電位はほぼ主電源ＶＤＤ電位る。以上
の動作をする条件をまとめると、ＶＨ＞ ＶＳＳ ＋
Ｖｌ）２ Ｃ）’ＶＨ＞ Ｖ
ｔｈ ■′ＶＢＢ （２Ｘ
ＶＤ ＋ Ｖｐ Ｘ（３）’ＶＬ ＜ ＶＳＳ ＋
ＶＦ６ ■Ｖｔ、＜Ｖｔｈ
■Ｖｇ ＝ Ｖｏｔ＋ｔｚ
＝ ＶＤＤ −２Ｘ ＶＤ ■ＶＬミｖ
ｏｕ’ｒｔと０ ０となる。以上の式
において回路中にはダイオード順方向の立上り電圧相当
の電位が発生してい１７− ることか前提となるが、これを満たすＫは微小電流がダ
イオードに流れているだけで十分である。
Ｔ ５３とＥＦＥＴ ５１はオフとなる。その条件は ＶＬ ＜ ＶＳＳ ＋ Ｖｌ）２
■ＶＬ＜Ｖｔｈ ■
と表わされる。このとき、ＤＦＥＴ ５３がオフとなる
のでそのドレイン電位はほぼ主電源ＶＤＤ電位る。以上
の動作をする条件をまとめると、ＶＨ＞ ＶＳＳ ＋
Ｖｌ）２ Ｃ）’ＶＨ＞ Ｖ
ｔｈ ■′ＶＢＢ （２Ｘ
ＶＤ ＋ Ｖｐ Ｘ（３）’ＶＬ ＜ ＶＳＳ ＋
ＶＦ６ ■Ｖｔ、＜Ｖｔｈ
■Ｖｇ ＝ Ｖｏｔ＋ｔｚ
＝ ＶＤＤ −２Ｘ ＶＤ ■ＶＬミｖ
ｏｕ’ｒｔと０ ０となる。以上の式
において回路中にはダイオード順方向の立上り電圧相当
の電位が発生してい１７− ることか前提となるが、これを満たすＫは微小電流がダ
イオードに流れているだけで十分である。
この実施例では、ＥＦＥＴ ５ ＺとＤＦ”ＥＴ ５２
は一方がオンのとき他方がオフであって、主電源ＶＤＤ
→ＤＦＥＴ ５２→ダイオード５４１．５４２→制御電
源ＶＳＳの回路部は基本的には反転動作とレベルシフト
動作を行なうものであるが、その負荷はＤＦＥＴ ５２
のデートだけなので、駆動能力の小さい低消費電力構造
としても高速性が損なわれることがない。
は一方がオンのとき他方がオフであって、主電源ＶＤＤ
→ＤＦＥＴ ５２→ダイオード５４１．５４２→制御電
源ＶＳＳの回路部は基本的には反転動作とレベルシフト
動作を行なうものであるが、その負荷はＤＦＥＴ ５２
のデートだけなので、駆動能力の小さい低消費電力構造
としても高速性が損なわれることがない。
次に検討すべきは前段からの電流の流れ込み１８−
（次段への電流の流れ出しと等価）による電力消費につ
いてである。これは、入力信号Ｖ■Ｎが高レベルｖＨの
ときのみ問題となる９一般にＭＥＳＦＥＴを用いる回路
において入力信号はＦＥＴのダートに印加されるがデー
トがショットキー接合型であるため、ダート・ソース間
電圧がショットキー接合の順方向立上り電（ｆ以上にな
ると急政に電流が流れ出す。従って人力信号がある値１
以上になると、これによる′重力が消費されることにな
る。ところが本実施例（ロ）路では、ＤＦＥＴ５６ａ。
いてである。これは、入力信号Ｖ■Ｎが高レベルｖＨの
ときのみ問題となる９一般にＭＥＳＦＥＴを用いる回路
において入力信号はＦＥＴのダートに印加されるがデー
トがショットキー接合型であるため、ダート・ソース間
電圧がショットキー接合の順方向立上り電（ｆ以上にな
ると急政に電流が流れ出す。従って人力信号がある値１
以上になると、これによる′重力が消費されることにな
る。ところが本実施例（ロ）路では、ＤＦＥＴ５６ａ。
における相補型動作による低消費電力性が更に補強され
ている点が本実施例の特徴の一つであ１９− る。
ている点が本実施例の特徴の一つであ１９− る。
ＤＦ’ＥＴ ５６ ａ 、 ＤＦＥＴ ５６ ｂの存在
は動作条件を緩和するというもう一つの効果を持ってい
る。
は動作条件を緩和するというもう一つの効果を持ってい
る。
第７図には、第５図に示す本実施例回路の入出力伝達時
）牛（○印）と、ＤＦＥＴ 、５６ ａ 、 ５６ ｂ
を除いた回路の人出力伝達！時性（×印）を示す。
）牛（○印）と、ＤＦＥＴ 、５６ ａ 、 ５６ ｂ
を除いた回路の人出力伝達！時性（×印）を示す。
本実施例回路によれば、人力が］、Ｖ、Ｌソ上高くなっ
ても出力ｉｔ ！にの浮き上りがない。ＤＦＥＴ ５６
ａ 。
ても出力ｉｔ ！にの浮き上りがない。ＤＦＥＴ ５６
ａ 。
５６ｂのない回路では浮き上りがあり、そのためＶＤＤ
として設定でＢる電子はＩＶ８度という制限がある。と
ころが本実施例回路によｔｑ、ば、ＤＦＥＴ ５６ ａ
、 ５６ ｂの働きで、ＶＤＤ ｋ Ｉ Ｖ 、Ｉ−
、Ｉｊ二Ｋ Ｗ＆ 定してもインパークとしての動作を
安定に行なうことができるという大きな長所を持たせＶ
ｐ、 ＝ −０，５Ｖ Ｖｐ、＝−０，５Ｖ ｖｔｈ ”” ０．２ Ｖ ＶＤ ”＝ ０．８Ｖ ＶｃＬ＝ ０．７Ｖ ｖＤＤ −３Ｖ ＶＳＳ −ＩＶ に設定すると、α）〜■の全ての式全満足するととがで
き、本実施例回路のイン・ζ−メタ動作正常に行なわね
、る。
として設定でＢる電子はＩＶ８度という制限がある。と
ころが本実施例回路によｔｑ、ば、ＤＦＥＴ ５６ ａ
、 ５６ ｂの働きで、ＶＤＤ ｋ Ｉ Ｖ 、Ｉ−
、Ｉｊ二Ｋ Ｗ＆ 定してもインパークとしての動作を
安定に行なうことができるという大きな長所を持たせＶ
ｐ、 ＝ −０，５Ｖ Ｖｐ、＝−０，５Ｖ ｖｔｈ ”” ０．２ Ｖ ＶＤ ”＝ ０．８Ｖ ＶｃＬ＝ ０．７Ｖ ｖＤＤ −３Ｖ ＶＳＳ −ＩＶ に設定すると、α）〜■の全ての式全満足するととがで
き、本実施例回路のイン・ζ−メタ動作正常に行なわね
、る。
次に上記動作条件を考慮して、インバータ回路とこれを
用いたリングオシレータ回路全試作し、負荷容ｔ ｙ、
負わせた場合につき、そのケ゛−ト当りの伝播遅延時間
および消費電力を測定し、まだ比較のため第３図の、／
／Ｉ）型ｒ）ＣＦＬを用いたりングオシレータ回路を試
作してその特性を測定した。そのデータを以下に説明す
る。ＦＥＴおよびショットキーダイオード用の活性層の
形成はルを行なった。次に、ＡＩＩ Ｇ ｅオーミック
電板全形成しこのあとＦＥＴのショットキーケ８−ト電
極、ショットキーダイオードのショットキー電極と（−
でｐｔ７（ガε着し４００℃のタンタ処理を用いてＦＥ
Ｔのビンヂオフ電田、スレッシ、ホールド電圧の制御を
行ない、ＥＦＥＴのスレッシュホールド電圧を０．２
Ｖ 、 ＤＴｉ”ＥＴのピンチオフ電ＦＥを一〇、５
Ｖに設定した。
用いたリングオシレータ回路全試作し、負荷容ｔ ｙ、
負わせた場合につき、そのケ゛−ト当りの伝播遅延時間
および消費電力を測定し、まだ比較のため第３図の、／
／Ｉ）型ｒ）ＣＦＬを用いたりングオシレータ回路を試
作してその特性を測定した。そのデータを以下に説明す
る。ＦＥＴおよびショットキーダイオード用の活性層の
形成はルを行なった。次に、ＡＩＩ Ｇ ｅオーミック
電板全形成しこのあとＦＥＴのショットキーケ８−ト電
極、ショットキーダイオードのショットキー電極と（−
でｐｔ７（ガε着し４００℃のタンタ処理を用いてＦＥ
Ｔのビンヂオフ電田、スレッシ、ホールド電圧の制御を
行ない、ＥＦＥＴのスレッシュホールド電圧を０．２
Ｖ 、 ＤＴｉ”ＥＴのピンチオフ電ＦＥを一〇、５
Ｖに設定した。
リングオシレータ回路は１５段であり、各段に容計負荷
として１辺５０ Ｊｉｍの正方形のショットキーダイオ
ードを出力ラインと接地端間に挿入した。その回路図を
第６図に示す。
として１辺５０ Ｊｉｍの正方形のショットキーダイオ
ードを出力ラインと接地端間に挿入した。その回路図を
第６図に示す。
リングオシレータ発振波形を測定し、１段当りの伝播遅
延時間τｐａ 、消費電力Ｐｄ、論理振幅２２− ΔＶを求めた結果を第４表に示す。
延時間τｐａ 、消費電力Ｐｄ、論理振幅２２− ΔＶを求めた結果を第４表に示す。
第１表
第４表
リングオシレータ各段の′ｆ′ｌ荷容Ｆｔ ｌｉ ｉｔ
ｐＦ〜！、ＳＩ中の特性を示シ１．たものと考えてよ
い。本実姉例の回路に、τｐａ ’Ｐｄ漬という指標で
みれば、５小型ＤＣＦＬに比べて ／７１ツ下でイ）す
、高速性。
ｐＦ〜！、ＳＩ中の特性を示シ１．たものと考えてよ
い。本実姉例の回路に、τｐａ ’Ｐｄ漬という指標で
みれば、５小型ＤＣＦＬに比べて ／７１ツ下でイ）す
、高速性。
ｆ：徒消費電力性に優れた回路であるとどが明らかとな
った。しかも語ｊ理振輻ば２．５Ｖと犬きく、ＤＣＦＬ
に比べて４５倍になっている。
った。しかも語ｊ理振輻ば２．５Ｖと犬きく、ＤＣＦＬ
に比べて４５倍になっている。
本実施例の回路において、ＥＦＥＴ５１とＤＦＥＴ５２
の疑似相補型動作のためにわｆ ＤＦＥＴ ５５は本質
的では疫いが、このＤＦＥＴ ５５はＤＦＥＴ ５２を
オフからオンにするときの動作を高速にする上で大きな
意味をもつ。
の疑似相補型動作のためにわｆ ＤＦＥＴ ５５は本質
的では疫いが、このＤＦＥＴ ５５はＤＦＥＴ ５２を
オフからオンにするときの動作を高速にする上で大きな
意味をもつ。
また第５図から明らかなように、本実施例の回路では製
造上プロセス制御が難しいＥＦＥＴは１個しか用いてい
す、他は全て８ｔ！！造の容易なりＦＥＴである。その
結果、本実施例回路のタリ造歩留りけ０／Ｄ型ＤＣＦＬ
ど基本的に同一レベルと考えてよく、ＩＣの性能／価格
比は高いものとなる。このように製造歩留りの低いＥＦ
ＥＴが１個だけで疑似相補型動作を実現できるのけ、ダ
イオード５４の存在と制御電源ＶＳＳの供給知よるため
で、／′１ −からである。
造上プロセス制御が難しいＥＦＥＴは１個しか用いてい
す、他は全て８ｔ！！造の容易なりＦＥＴである。その
結果、本実施例回路のタリ造歩留りけ０／Ｄ型ＤＣＦＬ
ど基本的に同一レベルと考えてよく、ＩＣの性能／価格
比は高いものとなる。このように製造歩留りの低いＥＦ
ＥＴが１個だけで疑似相補型動作を実現できるのけ、ダ
イオード５４の存在と制御電源ＶＳＳの供給知よるため
で、／′１ −からである。
本発明の回路は、電源電田Ｖｎｌ） 、 Ｖｓｓ、ショ
ットキーダイオード５４の個数や逆方向飽和電流（こＪ
］、はダイオード接合面積による） 、ＤＦＥＴ２５− のピンチオフ電圧、 ＥＦＥＴのスシッショルド電圧な
どを変えることで、論理振幅を大きくすることができる
。しかも本発明回路は、ＤＦＥＴ５６ ａ 。
ットキーダイオード５４の個数や逆方向飽和電流（こＪ
］、はダイオード接合面積による） 、ＤＦＥＴ２５− のピンチオフ電圧、 ＥＦＥＴのスシッショルド電圧な
どを変えることで、論理振幅を大きくすることができる
。しかも本発明回路は、ＤＦＥＴ５６ ａ 。
ＤＦＥＴ ５６ ｂの働きによりＦＥＴのケゝ−ト部に
おけるクランプ現象が起こらないようになっているので
、論理振幅を大きくするだめの各部の変更に際Ｉ−１自
由度が大きい。
おけるクランプ現象が起こらないようになっているので
、論理振幅を大きくするだめの各部の変更に際Ｉ−１自
由度が大きい。
従って本発明の回路は、ＴＴＬコンノ９チブルのレベル
で動作させることも容易に実現でき、ＧａＡｓＩＣと他
の回路とのインターフェース方式の問題も解決できる。
で動作させることも容易に実現でき、ＧａＡｓＩＣと他
の回路とのインターフェース方式の問題も解決できる。
才たＧａＡｓＩＣだけでシステムを作り上げる場合にも
ＩＣチップ同志の間の信号伝送には耐ノイズ対策は重要
でそのためにはを増したい場合には、ＥＦＥＴ ５１
、 ＤＦＥＴ ５２のケゝ−ト幅を太きぐずればよく、
それにもかかわらず相補型動作のため消費電力は犬きく
ならな２６− −−以上詳述したように本発明によれば、従来のＢＦＬ
や５ＤＦＬ並みのデバイス数とＤＣＦ’Ｌ並みのプロセ
ス技術でこれらの回路より格段に優れた高速性、大駆動
能力および低消費電力性を実現することが可能となり、
ＧａＡｓＩＣのＬＳＩ化に果たす役割は極めて大きい。
ＩＣチップ同志の間の信号伝送には耐ノイズ対策は重要
でそのためにはを増したい場合には、ＥＦＥＴ ５１
、 ＤＦＥＴ ５２のケゝ−ト幅を太きぐずればよく、
それにもかかわらず相補型動作のため消費電力は犬きく
ならな２６− −−以上詳述したように本発明によれば、従来のＢＦＬ
や５ＤＦＬ並みのデバイス数とＤＣＦ’Ｌ並みのプロセ
ス技術でこれらの回路より格段に優れた高速性、大駆動
能力および低消費電力性を実現することが可能となり、
ＧａＡｓＩＣのＬＳＩ化に果たす役割は極めて大きい。
なお、以上の説明では専らＧａＡｓＩＣ（ｉ−用いた例
を示したが、ＭＥＳＦＥＴを構成Ｆ’ＥＴとしている点
から他の半導体材料、例えばＩｎＰ 、 ８１等を用い
た場合にも本発明を適用することが可能である。
を示したが、ＭＥＳＦＥＴを構成Ｆ’ＥＴとしている点
から他の半導体材料、例えばＩｎＰ 、 ８１等を用い
た場合にも本発明を適用することが可能である。
また第５図においてＤＦＥＴ ５５はＤＦ’ＥＴ ５３
の負荷としての役割をもつものであるから、これを抵抗
に置換しても同様の効果が得られる。
の負荷としての役割をもつものであるから、これを抵抗
に置換しても同様の効果が得られる。
第１図はＢＦＬと呼ばれるＧａＡｓＭＥＳＦＥＴを用い
た論理ダート回路の回路図、第２図は５ＤＦＬと呼ば各
種論理回路の速度−消費電力の領域を示した図、第５図
は本発明の一実施例のＧａＡｓＩＣ用の基富１４本論理
回路の回路図、第６図は第５図の回路にに試作して測定
した入力−出力特性を示す図である。 ｓ ？ ・ＥＦＥＴ （第１のＧａＡｓＦＥＴ ）、５
２ ＝−ＤＦＥＴ（第２のＧａＡｓＦＥＴ ）、５３−
ＤＦＥＴ （第３のＧａＡｓＦＥＴ ）、５４１
＋ ５４２ ＝−ショットキーＧａＡｓダイオード、５
５・・ＤＦＥＴ（第４のＧａＡｓＦＥＴ ）、５６ ａ
−・−ＤＦＥＴ （第５のＧａＡｓＦＥＴ ）、５６
ｂ 、・・ＤＦＥＴ （第６のＧａＡｓＦＥＴ ）、
ＶＤＤ ”’主電源、ＶＳＳ・・・制御電源。
た論理ダート回路の回路図、第２図は５ＤＦＬと呼ば各
種論理回路の速度−消費電力の領域を示した図、第５図
は本発明の一実施例のＧａＡｓＩＣ用の基富１４本論理
回路の回路図、第６図は第５図の回路にに試作して測定
した入力−出力特性を示す図である。 ｓ ？ ・ＥＦＥＴ （第１のＧａＡｓＦＥＴ ）、５
２ ＝−ＤＦＥＴ（第２のＧａＡｓＦＥＴ ）、５３−
ＤＦＥＴ （第３のＧａＡｓＦＥＴ ）、５４１
＋ ５４２ ＝−ショットキーＧａＡｓダイオード、５
５・・ＤＦＥＴ（第４のＧａＡｓＦＥＴ ）、５６ ａ
−・−ＤＦＥＴ （第５のＧａＡｓＦＥＴ ）、５６
ｂ 、・・ＤＦＥＴ （第６のＧａＡｓＦＥＴ ）、
ＶＤＤ ”’主電源、ＶＳＳ・・・制御電源。
Claims (1)
- 【特許請求の範囲】 （１） イン・々−タ回路のドライバとなるノーマリ
オフ型の第１のＧａＡｓＦＥＴおよび負荷となるノーマ
リオン型の第２のＧａＡｓＦＥＴと、これら第１゜第２
のＧａＡｓＦＥＴＯ間に介在させたレベルシフト用のＧ
ａＡｓダイオードと、前記第１のＧａＡｓＦＥＴのダー
トに供給される入力信号により制御されて所定の制御電
源全選択的に前記第２のＧａＡｓＦＥＴのデートに供給
するノーマリオン型の第３のＧａＡｓＦＥＴと、ダート
・ソース間を共通接続してソース、ドレインをそれぞれ
前記第１のＧａＡｓＦＥＴのゲート、ドレインに接続し
たノーマリオ□ ン型の第４のＧａＡｓＦｇＴと、ダート・ソース間を′
：ｌ−通接続してソース側を前記第１のＧａＡｓＦＥＴ
のダートに接続しドレイン側を信号入力端子に接続した
ノーマリオン型の第５０ＧａＡｓＦＥＴと、ダート・ソ
ース間を共通接続してソース側を前記第３のＧａＡｓＦ
ＥＴのダートに接続しドレイン側を信号入力端子に接続
したノーマリオン型の第６のＧａＡｓＦＥＴとを集積し
て構成され、入力信号が高レベルのとき前記第１および
第３のＧａＡｓＦＥＴがオン、第２のＧａＡｓＦＥＴが
オフとなり、入力信ＧａＡｓ論理集積回路。 （３） 前記第５のＧａＡｓＦＥＴは、その飽和ドＶ
イン電流が前記第１のＧａＡｓＦＥＴのダート・ソース
間ダイオード特性における順方向立上り電圧に対応する
電流より小さくなるように設定され、前記第６のＧａＡ
ｓＦＥＴは、その飽和ドレイン電流鏡前記第３のＧａＡ
ｓＦＥＴ０ケ９−ト・ソース間ダイオード特性における
順方向立上り電圧に対応する電流より小さくなるように
設定されている特許請求の範囲第１項記載のＧ ａ Ａ
ｓ論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037501A JPS59163858A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037501A JPS59163858A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163858A true JPS59163858A (ja) | 1984-09-14 |
| JPH0347778B2 JPH0347778B2 (ja) | 1991-07-22 |
Family
ID=12499269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58037501A Granted JPS59163858A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0222369A2 (en) * | 1985-11-13 | 1987-05-20 | Matsushita Electric Industrial Co., Ltd. | Gate circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546760A (en) * | 1977-06-17 | 1979-01-19 | Fujitsu Ltd | Logic circuit |
| JPS55111179A (en) * | 1979-02-13 | 1980-08-27 | Thomson Csf | Field effect transistor structure* saturated resistor including same structure* field effect transistor and logic circuit |
-
1983
- 1983-03-09 JP JP58037501A patent/JPS59163858A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546760A (en) * | 1977-06-17 | 1979-01-19 | Fujitsu Ltd | Logic circuit |
| JPS55111179A (en) * | 1979-02-13 | 1980-08-27 | Thomson Csf | Field effect transistor structure* saturated resistor including same structure* field effect transistor and logic circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0222369A2 (en) * | 1985-11-13 | 1987-05-20 | Matsushita Electric Industrial Co., Ltd. | Gate circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0347778B2 (ja) | 1991-07-22 |
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