JPS59154056A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59154056A JPS59154056A JP58028696A JP2869683A JPS59154056A JP S59154056 A JPS59154056 A JP S59154056A JP 58028696 A JP58028696 A JP 58028696A JP 2869683 A JP2869683 A JP 2869683A JP S59154056 A JPS59154056 A JP S59154056A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は入力保護回路を備えた半導体装置に関するも
ので、特にＭＯＳ型の半導体装置に関するものである＠ 〔発明の技術的背景〕 ＭＯＳ型の半導体装置の入力保護回路は、抵抗素子、ト
ランジスタ素子およびダ、イオード素子の組み合わせに
より構成される。様々な組み合わせがあるが、どの組み
合わせにも必ず抵抗素子が含まれる。
ので、特にＭＯＳ型の半導体装置に関するものである＠ 〔発明の技術的背景〕 ＭＯＳ型の半導体装置の入力保護回路は、抵抗素子、ト
ランジスタ素子およびダ、イオード素子の組み合わせに
より構成される。様々な組み合わせがあるが、どの組み
合わせにも必ず抵抗素子が含まれる。
一般に広く用いられている入力保護回路を第１図に示す
。１１が外部信号の入力する？ンディングパッド部（入
力・やラド部）で、′半導体チップの最上層にアルミニ
ウムなどの金属によって形成される。この入力パッド部
１１からの信号は抵抗素子Ｒを介して内部回路１０の例
えばＭＯＳ−ＦＥＴ （絶縁ダート電界効果型トランジ
スタ）のダート電極に供給される。この抵抗素子Ｒは抵
抗素子Ｒの他端に接続した保護ＭＯ８−ＦＥＴＴｒと共
同して過大電圧を例えば接地電位に落とすように働く。
。１１が外部信号の入力する？ンディングパッド部（入
力・やラド部）で、′半導体チップの最上層にアルミニ
ウムなどの金属によって形成される。この入力パッド部
１１からの信号は抵抗素子Ｒを介して内部回路１０の例
えばＭＯＳ−ＦＥＴ （絶縁ダート電界効果型トランジ
スタ）のダート電極に供給される。この抵抗素子Ｒは抵
抗素子Ｒの他端に接続した保護ＭＯ８−ＦＥＴＴｒと共
同して過大電圧を例えば接地電位に落とすように働く。
上記の抵抗素子Ｒにはへ半導体基体内に形成されに拡散
抵抗または半導体基体上に絶縁膜を介して形成されたポ
リシリコン（多結晶シリコン）から成るポリシリコン抵
抗が用いられる。
抵抗または半導体基体上に絶縁膜を介して形成されたポ
リシリコン（多結晶シリコン）から成るポリシリコン抵
抗が用いられる。
この抵抗素子Ｒと入力パッドとの接続はアルミニウム配
線を介してこれらの拡散層上或いはポリシリコン層上に
コンタクトを形成して接続される。
線を介してこれらの拡散層上或いはポリシリコン層上に
コンタクトを形成して接続される。
このような抵抗素子ＲＫ異常な過大電圧が印加されると
上記のコンタクト付近に電界が集中しこのコンタクト部
）よびその付近で破壊を生じる。
上記のコンタクト付近に電界が集中しこのコンタクト部
）よびその付近で破壊を生じる。
このため、入力保護回路では抵抗素子端部での電界集中
の緩和を図るために入力保護回路を構成する各部の２９
ターンを角のとれたより連続的なものとしたり、拡散抵
抗素子の接合耐圧を向上させるために入力コンタクト部
直下′の接合深さを深くしたりする。
の緩和を図るために入力保護回路を構成する各部の２９
ターンを角のとれたより連続的なものとしたり、拡散抵
抗素子の接合耐圧を向上させるために入力コンタクト部
直下′の接合深さを深くしたりする。
さらにポンディングパッドなどを構成するアルミニウム
層などの金属配線層を利用し、上記入力パッドに接続す
るアルミニウム層で抵抗素子Ｒ上を覆うようにし、半導
体基板と抵抗素子Ｒとの間に発生する電界の電界分布を
よシ均−化させる対策も採用されている。すなわち、第
２図（ａ）に示すように半導体基板１２上に絶縁膜Ｉを
介して形成された例えばポリシリコンから成る抵抗素子
Ｒに高電圧が入力すると、抵抗素子Ｒの端部において電
界Ｅが集中し絶縁破壊が発生しやすいが、第２図（ｂ）
に示すように抵抗素子ＲＫ被接続この抵抗素子の上面を
少なくとも覆うようにアルミニウム層Ａを形成して電界
の、発生する部位を広げるビとにより電界の集中を緩和
させる・なお、第２図（、）および第２図（ｂ）では絶
縁膜ｌの詳細な関係は図を見やすくするために示してい
ない。
層などの金属配線層を利用し、上記入力パッドに接続す
るアルミニウム層で抵抗素子Ｒ上を覆うようにし、半導
体基板と抵抗素子Ｒとの間に発生する電界の電界分布を
よシ均−化させる対策も採用されている。すなわち、第
２図（ａ）に示すように半導体基板１２上に絶縁膜Ｉを
介して形成された例えばポリシリコンから成る抵抗素子
Ｒに高電圧が入力すると、抵抗素子Ｒの端部において電
界Ｅが集中し絶縁破壊が発生しやすいが、第２図（ｂ）
に示すように抵抗素子ＲＫ被接続この抵抗素子の上面を
少なくとも覆うようにアルミニウム層Ａを形成して電界
の、発生する部位を広げるビとにより電界の集中を緩和
させる・なお、第２図（、）および第２図（ｂ）では絶
縁膜ｌの詳細な関係は図を見やすくするために示してい
ない。
第２図（ｂ）のようにアルミニウム層を用いて抵抗素子
部の電界分布の緩和を行なうために入カッ４ ラド部と
同電位のアルミニウム層で抵抗素子部を覆う場合、地電
位のアルミニウム配線がこの抵抗素子部上を通ると抵抗
素子部全面をアルミニウム層で覆うことができなくなり
、耐圧向上の効果が減少する。このため充分な耐圧を得
ようとすると、入力保護回路上に自由に配線ハターンを
配置することができなかった。
部の電界分布の緩和を行なうために入カッ４ ラド部と
同電位のアルミニウム層で抵抗素子部を覆う場合、地電
位のアルミニウム配線がこの抵抗素子部上を通ると抵抗
素子部全面をアルミニウム層で覆うことができなくなり
、耐圧向上の効果が減少する。このため充分な耐圧を得
ようとすると、入力保護回路上に自由に配線ハターンを
配置することができなかった。
この発明は上記のような点に鑑みなされたものでＡ高電
圧入力時における入力保護回路の入力コンタクト部およ
び抵抗素子での破壊に対して効果を失なうことなく簡便
に入力保護回路用の抵抗素子部上面にアルミニウム等か
ら成る金属配線層を形成することができる半導体装置を
提供し配線設計の自由度を向上させようとするものであ
る。
圧入力時における入力保護回路の入力コンタクト部およ
び抵抗素子での破壊に対して効果を失なうことなく簡便
に入力保護回路用の抵抗素子部上面にアルミニウム等か
ら成る金属配線層を形成することができる半導体装置を
提供し配線設計の自由度を向上させようとするものであ
る。
すなわちこの発明に係る半導体装置では、入力パッドを
形成する金属層を用いる代わりに多層配線を有する半導
体装置におけるプリシリコン配線層等の導電体層を用い
て、入力保護回路用の抵抗素子上を少なくとも覆うよう
に絶縁膜を介し入力パッドと接続する耐圧向上用の導電
体層を設けたものである。
形成する金属層を用いる代わりに多層配線を有する半導
体装置におけるプリシリコン配線層等の導電体層を用い
て、入力保護回路用の抵抗素子上を少なくとも覆うよう
に絶縁膜を介し入力パッドと接続する耐圧向上用の導電
体層を設けたものである。
以下図面を参照して仁の発明の一実施例につき説明する
。第３図（ａ） 、 （ｂ）はＮチャネルシリコンダー
トゾルセスを用いてポリシリコン層から成る入力保護回
路用抵抗を形成した場合の平面図および断面図である。
。第３図（ａ） 、 （ｂ）はＮチャネルシリコンダー
トゾルセスを用いてポリシリコン層から成る入力保護回
路用抵抗を形成した場合の平面図および断面図である。
図において１２はＰ型の半導体基板であり、ＦＥＴ等の
素子領域とならない部位の半導体基板Ｊ２上にはフィー
ルド酸化膜１４が形成されている。
素子領域とならない部位の半導体基板Ｊ２上にはフィー
ルド酸化膜１４が形成されている。
この後、通常素子領域には図示しないダート酸化膜およ
びソース、ドレイン用の拡散領域を形成し、ダート酸化
膜上にダート電極配線として第１層目のポリシリコン層
を形成する。
びソース、ドレイン用の拡散領域を形成し、ダート酸化
膜上にダート電極配線として第１層目のポリシリコン層
を形成する。
この際に図のように第１層目のポリシリコン層１６ａを
用いてフィールド酸化膜１４上にポリシリコンの抵抗素
子Ｒを形成する。
用いてフィールド酸化膜１４上にポリシリコンの抵抗素
子Ｒを形成する。
続イてウニへ上に所定のコンタクトホールを有するＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ ）酸化膜から成る層間絶縁膜１５を形成しそ
の、上に第２配線層として第２層目のポリシリコン層を
形成する〇 この際に、図に示すように入力保護回路部では耐圧向上
を目的として上記２層目のポリシリコン層１６を為抵抗
素子Ｒにコンタクトホール１５ｃを通じて接続した状態
で抵抗素子Ｒの上面を覆うように形成する。
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ ）酸化膜から成る層間絶縁膜１５を形成しそ
の、上に第２配線層として第２層目のポリシリコン層を
形成する〇 この際に、図に示すように入力保護回路部では耐圧向上
を目的として上記２層目のポリシリコン層１６を為抵抗
素子Ｒにコンタクトホール１５ｃを通じて接続した状態
で抵抗素子Ｒの上面を覆うように形成する。
次いでウェハ上にＣＶＤ酸化膜から成る絶縁膜１７を被
着し、その上面にアルミニウムから成る金属配線層１８
を形成する。この金属配線層１８は所定のコンタクトホ
ールを通じて下層の第１層目および第２層目のポリシリ
コン！９に接続し、入力パッドを含む外部装置との接続
部のがンディングノ４ ラドを構成するものであるＯこ
の実施例装置のように耐圧向上用のポ１ノシリコン層１
６を用いて入力保護回路用の抵抗素子Ｒを覆い、ＦＥＴ
等と抵抗素子Ｒを組み合わせて構成した入力保護回路で
は、耐圧向上用のポリシリコン層１６によって、高電圧
入力時の抵抗素子Ｒにおける局部的な電界集中が緩和さ
れ、耐圧が向上する。
着し、その上面にアルミニウムから成る金属配線層１８
を形成する。この金属配線層１８は所定のコンタクトホ
ールを通じて下層の第１層目および第２層目のポリシリ
コン！９に接続し、入力パッドを含む外部装置との接続
部のがンディングノ４ ラドを構成するものであるＯこ
の実施例装置のように耐圧向上用のポ１ノシリコン層１
６を用いて入力保護回路用の抵抗素子Ｒを覆い、ＦＥＴ
等と抵抗素子Ｒを組み合わせて構成した入力保護回路で
は、耐圧向上用のポリシリコン層１６によって、高電圧
入力時の抵抗素子Ｒにおける局部的な電界集中が緩和さ
れ、耐圧が向上する。
また、このような装置では、通常のシリコングー）ＭＯ
８装置で用いられている２層目のポ１ノシリコン層１６
を用いて耐圧向上用のポリシリコン層を形成するため、
耐圧向上用のポリシリコン層１６上に金属配線層を配置
することができ、入力保護回路部の平面配置設計の自由
度が向上しその平面面積を小さくすることができる。
８装置で用いられている２層目のポ１ノシリコン層１６
を用いて耐圧向上用のポリシリコン層を形成するため、
耐圧向上用のポリシリコン層１６上に金属配線層を配置
することができ、入力保護回路部の平面配置設計の自由
度が向上しその平面面積を小さくすることができる。
しかも、耐圧向上用ポリシリコン層１６を形成するため
に新たに製造プロセスを付加する必要もない〇 第４図（ａ） 、 （ｂ）に示す平面図および断面図は
抵抗素子Ｒを半導体基体１２に形成したＮ＋型型数散層
１３構成する場合を示したものである。
に新たに製造プロセスを付加する必要もない〇 第４図（ａ） 、 （ｂ）に示す平面図および断面図は
抵抗素子Ｒを半導体基体１２に形成したＮ＋型型数散層
１３構成する場合を示したものである。
図において１２はＰ型の半導体基板、１４はフィール゛
ド酸化膜であり、抵抗素子Ｒとなる耐型拡散層１３の入
力コンタクト部１３ｃとなるところはＰＮ接合の接合破
壊を防止するために拡散深さを深くする。この拡散層１
３．の抵抗値は例えばシート抵抗値４０Ω／口、拡散長
（抵抗長）２００μｍ、拡散層幅８μとして約ＩＫΩ程
度のものである。
ド酸化膜であり、抵抗素子Ｒとなる耐型拡散層１３の入
力コンタクト部１３ｃとなるところはＰＮ接合の接合破
壊を防止するために拡散深さを深くする。この拡散層１
３．の抵抗値は例えばシート抵抗値４０Ω／口、拡散長
（抵抗長）２００μｍ、拡散層幅８μとして約ＩＫΩ程
度のものである。
この拡散層１３上には層間絶縁膜１５を形成し、この層
間絶縁膜１５に設けられたコンタクトホール１５ａを通
じて上記抵抗素子Ｒ上を覆うように第３図の場合と同様
にシリコンダートＭＯ８装置における２層目のポリシリ
コン層を用いて、耐圧向上用のポリシリコン層１６を形
成する。
間絶縁膜１５に設けられたコンタクトホール１５ａを通
じて上記抵抗素子Ｒ上を覆うように第３図の場合と同様
にシリコンダートＭＯ８装置における２層目のポリシリ
コン層を用いて、耐圧向上用のポリシリコン層１６を形
成する。
さらにこのポリシリコン層１６上に、前記実施例と同様
に層間絶縁膜１７を介して、コンタクトホー／Ｉ／１７
ｃＶＣｂいてポリシリコン層１６と接続する金属配線層
１８を形成する。
に層間絶縁膜１７を介して、コンタクトホー／Ｉ／１７
ｃＶＣｂいてポリシリコン層１６と接続する金属配線層
１８を形成する。
このような装置では入力・（ラド部に高電圧が入力した
場合へ耐圧向上用ポリシリコン層１６に入力パッドから
の高電圧が印加し、この耐圧向上用ポリシリコン層１６
下のシリコン基板中に反転層（空乏層）ができ、拡散層
１３の空乏層とつながり、１３の空乏層が伸びた形とな
る。
場合へ耐圧向上用ポリシリコン層１６に入力パッドから
の高電圧が印加し、この耐圧向上用ポリシリコン層１６
下のシリコン基板中に反転層（空乏層）ができ、拡散層
１３の空乏層とつながり、１３の空乏層が伸びた形とな
る。
との空乏層により、高電圧入力時にはコンタクト部１３
ｃ付近のＰＮ接合部における電界集中を緩和できる・ なお上記第３図および第４図に示した実施例では、ウェ
ハ最上部の金属配線層１８で入力コンタクト部周辺を覆
うように示したが入力保護回路上のより広い区域を覆う
ように形成しても良い。
ｃ付近のＰＮ接合部における電界集中を緩和できる・ なお上記第３図および第４図に示した実施例では、ウェ
ハ最上部の金属配線層１８で入力コンタクト部周辺を覆
うように示したが入力保護回路上のより広い区域を覆う
ように形成しても良い。
同様に、上記耐圧向上用ポリシリコン層は抵抗Ｒ上のみ
ならず入力保護回路全体を覆うようにしても良い。
ならず入力保護回路全体を覆うようにしても良い。
また耐圧向上用ポリシリコン層１６は、ポリシリコン層
により形成するものに限らず、ポリシリコンの代わりに
例えばモリブデンシリサイドなどの高融点金属シリサイ
ドによる導電材料を用いて形成することもできる。
により形成するものに限らず、ポリシリコンの代わりに
例えばモリブデンシリサイドなどの高融点金属シリサイ
ドによる導電材料を用いて形成することもできる。
以上のようにこの発明によれば入力保護回路における抵
抗素子部上に例えばアルミニウム等から成る金属配線層
を形成で□きかつ異常電圧入力時の入力コンタクト部お
よび抵抗素子での破壊耐圧の向上できる入力保護回路用
の半導体装置を提供することができ、平面配置設計上の
自由度および装置耐圧の改善に寄与できる。
抗素子部上に例えばアルミニウム等から成る金属配線層
を形成で□きかつ異常電圧入力時の入力コンタクト部お
よび抵抗素子での破壊耐圧の向上できる入力保護回路用
の半導体装置を提供することができ、平面配置設計上の
自由度および装置耐圧の改善に寄与できる。
第１図は入力保護回路の回路構成の一例を示す回路図、
第２図は従来の半導体装置における電界分布状態を説明
する断面図、第３図はこの発明の一実施例に係る半導体
装置を示す平面図および断面図、第４図はこの発明の他
・の実施例を示す平面図および断面図である。 １１・・・入力パッド、１２・・・半導体基板、１３・
・・拡散層、１３ｃ・・・入力コンタクト部、１６・・
・耐圧向上用ポリシリコン層、１８・・・金属配線層、
Ｒ・・・抵抗素子。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 ＩＪＣＩ）Ｃ
第２図は従来の半導体装置における電界分布状態を説明
する断面図、第３図はこの発明の一実施例に係る半導体
装置を示す平面図および断面図、第４図はこの発明の他
・の実施例を示す平面図および断面図である。 １１・・・入力パッド、１２・・・半導体基板、１３・
・・拡散層、１３ｃ・・・入力コンタクト部、１６・・
・耐圧向上用ポリシリコン層、１８・・・金属配線層、
Ｒ・・・抵抗素子。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 ＩＪＣＩ）Ｃ
Claims (3)
- （１）上面に半導体抵抗の形成された半導体基体と、こ
の半導体基体上に絶縁膜を介して形成されたシリコン或
いはシリコン化合物から成る導電体層と、この導電体層
上に絶縁膜を介して形成された入カッ４ ラドおよび配
線層を含む金属配線層を備えた半導体装置において、上
記導電体層が上記半導体抵抗および金属配線層と接続し
少なくとも上記半導体抵抗の上面を絶縁膜を介して覆う
ように形成されている部分を有することを特徴とする半
導体装置〇 - （２）上記半導体抵抗が、半導体基体内に形成された半
導体基体と逆型の拡散層から成る拡散抵抗であることを
特徴とする特許請求の範囲第１項記載の半導体装置。 - （３）上記半導体抵抗が、半導体基体上に絶縁膜を介し
て形成された多結晶シリコン層から成る多結晶シリコン
抵抗であることを特徴とする特許請求の範囲第１項記載
の半導体装置◇（４）上記導電体層は多結晶シリコンか
ら成ることを特徴とする特許請求の範囲第１項乃至第１
警 ３ 載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028696A JPH0618251B2 (ja) | 1983-02-23 | 1983-02-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028696A JPH0618251B2 (ja) | 1983-02-23 | 1983-02-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59154056A true JPS59154056A (ja) | 1984-09-03 |
| JPH0618251B2 JPH0618251B2 (ja) | 1994-03-09 |
Family
ID=12255635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028696A Expired - Lifetime JPH0618251B2 (ja) | 1983-02-23 | 1983-02-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618251B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0218685A1 (en) * | 1985-04-08 | 1987-04-22 | Sgs Semiconductor Corp | INPUT CIRCUIT PROTECTED FROM ELECTROSTATIC DISCHARGE. |
| JPH05206441A (ja) * | 1991-11-20 | 1993-08-13 | Nec Corp | 半導体集積回路装置 |
| US6452245B1 (en) * | 1999-09-20 | 2002-09-17 | Oki Electric Industry Co., Ltd. | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110251A (en) * | 1980-02-04 | 1981-09-01 | Hitachi Ltd | High withsand voltage semiconductor device |
| JPS56133870A (en) * | 1980-03-22 | 1981-10-20 | Sharp Corp | Mos field effect semiconductor device with high breakdown voltage |
-
1983
- 1983-02-23 JP JP58028696A patent/JPH0618251B2/ja not_active Expired - Lifetime
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0618251B2 (ja) | 1994-03-09 |
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