JPS59147524A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明はパルス発生回路に関するもので、特に電圧が印
加されるとパルスを発生するパルス発生回路に関する。

かかる回路はマイクロプロセッサを用いた装置（２） におけるパワーオンリセット回路としてよく用いられ、
その場付、回路へのパワーがマイクロプロセッサのリセ
ット入力に印加されスイッチされ、それによりマイクロ
プロセッサの初期化サブルーチンがトリガされるとパル
スが生成される。

先行技術の説明 公知のパワーオンリセット回路は、パワーオン時に印加
電圧により充電され、所定の速度で階段状に放ａされて
パルス後縁を発生し、これによってマイクロブロセッナ
ヲトリガする単一のコンデンサを利用する。

しかしながら、かかる回路は、印加電圧の上昇時間が許
容範囲（通常は１μＪ′〜１ｍｇ　）内にある場合にの
み満足に動作し、そうでない場合はコンデンサにかかる
電圧は許容可能のパルス後縁を生成するの（二必要な値
に到達しない。

又、かかる回路が集積化された形で与えられる時は、パ
ルス幅がコンデンサの正確な値に依存し、しかもこの値
は集積回路製造工程の課す比較的幅広い変動を受けやす
いため、生成されたパルス幅を正確に制御する事は困難
である。

（６） 従って本発明の目的は電圧が印加されるとパルスを発生
するパルス発生回路を与えることにあり、これにより前
記の欠点は克服されるか、又は少なくとも緩和される。

発明の簡単な要約 本発明によれば、電圧がそれに印加される場合、パルス
を発生するパルス発生回路は、下記の要件より構成され
る。即ち、印加電圧を受信する１個の人力、１個の出力
、前記入力Ｃ二接続され、そこから充電される第１コン
デンサ（キャパシタンス）、前記入力と前記第１コンデ
ンサ（キャパシタンス）との間に接続され、前記第１コ
ンデンサ（キャパシタンス）の充電を制御する第１スイ
ッチ手段、前記第１コンデンサ（キャパシタンス）より
大きく、そこから充電される前記第１コンデンサ（キャ
パシタンス）に接続された第２コンデンサ（キャパシタ
ンス）、前記第１コンデンサと前記第２コンデンサ（キ
ャパシタンス）との間に接続され、前記第２コンデンサ
（キャパシタンス）の充電を制御する第２スイツチ手段
、前記第１スイッチ手（４） 段と前記第２スイッチ手段とに接続され、交互に前記第
１スイッチ手段を可能にし、前記第２コンデンサ（キャ
パシタンス）及び第２スイッチ手段を充電し前記第２コ
ンデンサ（キャパシタンス）を充電する制御手段、前記
第２コンデンサ（キャパシタンス）に接続され、前記第
２コンデンサ（キャパシタンス）上の電圧が所定値以下
の場合、第１所定電圧を前記出力に印加し、＠記第２コ
ンデンサ上の電圧が所定値より大きい場合、前記第１所
定電圧と異なる第２所定電圧を前記出力に印加する第３
スイッチ手段、を具備する。

本発明による１パルス発生回路は、添付図面を参照して
実施例のみによって説明されよう。

発明の実施例の詳細説明 添付図面を参照してわかるように、マイクロプロセッサ
に用いられるパワーオンリセット回路２は１対のエンハ
ンスメント、デプリーション形ＭＯ８ＦＥＴ直列接続ト
ランジスタ６及び８を有する。トランジスタ６のドレイ
ン電極は回路の電源人力１ｏ＋ニー接続され、トランジ
スタ８のソース電極（５） は接地（二接続される。トランジスタ６．８の中点結線
は、トランジスタ６のゲート電極に、及びＦＥＴスイッ
チ１２のソース電極に接続される。

トランジスタ１２のドレイン電極はＦＥＴスイッチ１４
のソース電極（二、又コンデンサ１６の１つの電極に接
続される。コンデンサ１６の他の電極は接地に接続され
る。トランジスタ１４のドレイン電極はコンデンサ１８
の１つの電極に接続され、該コンデンサの他の電極は接
地される。コンデンサ１８の値は、以下に説明するよ）
に、コンデンサ１６のそれよりはるかに大きい。

トランジスタ１４のトンイン電極は、又、２つの直列接
続ＦＥＴトランジスタ２０及び２２のゲート電極に接続
される。トランジスタ２２のソース電極は接地され、ト
ランジスタ２０のドレイン電極はデプリーション形ＦＥ
Ｔ　）ランジスタ２４のソース電極に接続される。トラ
ンジスタ２０及び２２の中点結線はＦＥＴ　）ランジス
タ２６のソース電極（；接続される。トランジスタ２６
のドレイン電極はトランジスタ２４のドレイン電極に、
及び回路の電源入力１０に接続される。トランジスタ２
０及び２４の中点結線はトランジスタ２４及び２６のゲ
ート電極に接続される。

トランジスタ２０及び２４の中点結線は又ＦＥＴ　）ラ
ンジスタ２８のゲート電極Ｃ；も接続される。　トラン
ジスタ２８のソース電極は接地に接続され、又前記トラ
ンジスタ２８のドレイン電極はデプリーション形ＦＥＴ
　トランジスタ３０のソース電極に接続され、前記トラ
ンジスタ３０のドレイン電極は回路の電源入力１０に接
続される。トランジスタろＤのソース電極はそのゲート
電極（二接続され、又ＦＥＴトランジスタ３２のドレイ
ン電極に接続され、前記トランジスタ３２のソース電極
は接地に接続される。トランジスタ′５０のソース電極
は又トランジスタ８のゲート電極にも接続される。

トランジスタスイッチ１２及び１４のゲート′市極はそ
れぞれ２相りロック信号発生器５４の交番位相出力に接
続され、該発生器は通常は同一の回路電源人力１０から
給電される。回路出力３６はトランジスタ２４　、２６
　、及び２８のゲート電極に、又（７） トランジスタ２０及び２４の中点結線に接続される。

トランジスタ２０及び２２のゲート電極は、又、ＦＥｊ
Ｔ　トランジスタ５日のドレイン電極に接続され、該ト
ランジスタ３８のソース電極は接地される。

トランジスタ３８のゲート電極は１対の直列接続ＦＥＴ
　）ランジスタ４ｏ及び４２の中間接続点（二、及びト
ランジスタ４０のゲート電極に接続される。

トランジスタ４０のドレイン電極は回路の電源人力１０
に接続され、トランジスタ４２のソース電極は接地され
る。

トランジスタ４２のゲート電極はデプリーション形ＦＥ
Ｔトランジスタ４４のドレイン電極に接続すれ、該トラ
ンジスタ４４のソース及びゲート電極は接地に接続され
る。トランジスタ４４のドレイン′屯極はＦＥＴ　）ラ
ンジスタ４６のソース電極に接続される。トランジスタ
４６のドレイン及びゲート電極はＦＥＴ　）ランジスダ
４８のソース電極ｌ：接続される。

トランジスタ４８のドレイン及びゲート電極は回路　　
　゛の電源人力１０に接続される。

第２図も参照するとわかるように、動作時の回（８） 路は次のように機能する。

始めは、すなわち電力が回路に加えられる前は、コンデ
ンサ１６及び１８は充電されてないとする（後に記載す
るように、コンデンサ１８は電源投与と共に急速に放電
される。）。第２（α）図に示した電圧が回路の端子１
０に印加されると、第２（−）図に示した点Ａにおける
電圧は印加電圧と共にその公称値ＶＤＤに上昇し、トラ
ンジスタ配列２０，２２．２４及び２６はシュミットト
リガを形成し、トランジスタ２４は、そのドレイン電圧
がそのソース電圧にほとんど等しい時でも導通したまま
である。点Ａにおける高電圧によりトランジスタ２８は
導通される。トランジスタ構成２８　、３０及び６２は
ＮＯＲゲートヲ形成し、該ゲートへの入力はトランジス
タ２８及び６２のゲート電極に印加され、同ゲートの出
力はトランジスタ８のゲート電極に印加される。

従ってトランジスタ８の導通が防止され、電圧ＶＤＤが
トランジスタスイッチ１２のソース電極に加えられ、ト
ランジスタ６及び８はインバータを形成する。

（９） 電極ＶＤＤがクロック３４に印加されると、クロックは
同一の所定の周波数の、１８ｏ０の位相差を持つ２つの
非重畳クロック信号を発生し始める。第２（ｈ）及び２
（Ｃ）図１＝示すこれ等の２つのクロック信号がそれぞ
れトランジスタスイッチ１２及び１４のゲート電極に印
加される。

トランジスタスイッチ１２が先ずオンになると、トラン
ジスタスイッチ１４がオフになり、コンデンサ１６が電
圧ＶＤＤ＋二充電される。次に、トランジスタ１２がオ
フにされ、トランジスタ１４がオンにされ、コンデンサ
１６及び１８の電荷が等しくされ、従ってコンデンサ１
８は電圧ＶＤＤより小さな値に充電される（コンデンサ
１８はコンデンサ１６の値よりずっと大きいために）。

次に、トランジスタ１４がオフにされ、コンデンサ１８
の電圧が保持され、又、トランジスタ１２がオンＣ二さ
れ、これによりコンデンサ１６が電圧ＶＤＤに再充電さ
れる。次に、トランジスタ１２が゛オフにされ、トラン
ジスタ１４がオンにされ、再び前記コンデンサの電荷が
等しくされ、コンデンサ１８の電圧が増加する。

（１０） トランジスタ１２及び１４のこのスイッチングサイクル
は継続して行なわれ、コンダンｆ１８の電圧は第２（ｄ
）図に示すよう（二電圧ＶＤＤ　ｆ二面けて循環的（＝
「ポンプアップ」される。

電圧がシュミットトリガ（トランジスタ２０−２６　）
のトリが電圧に達すると、トランジスタ２０よりわずか
に低いしきい値電圧を有するトランジスタ２２がオンに
なり、トランジスタ２６のソース電圧が接地電圧になる
。次に、トランジスタ２０及び２２のゲート電圧がわず
かに上昇し、該トランジスタ２０及び２２が導通すると
、回路の出力６６は急速に接地電圧になる。回路に′磁
力が供給される限り出力は接地電圧に維持される。この
様にし℃、第２（ａ）図に示すよう（：、出力６６（二
おける電圧は、印加電圧と同じ速度で電圧ＶＤＤに上昇
する前縁を持ち、又、コンデンサ１８０゛醒圧がシュミ
ットトリガ（２０−２６）電圧に達する時接地電圧に急
速に下降する後縁を有するパルスを形成する。

急峻な後縁を用いてマイクロプロセッサ４のリセットサ
ブルーチンがトリガされる。

容易に理解されるように、出力パルスの長さ、すなわち
パルス幅はコンデンサ１８の電圧が増加する速さにより
決定され、又コンデンサ１８及び１６のキャパシタンス
値の比により決定される。

すなわち、コンデンサ１８のキャパシタンスのコンデン
サ１６のそれに対する比が大きい程出力パルスの幅は長
くなる。

トランジスタ４４　、４６及び４８は電圧分割器として
動作し、従って入力電圧が回路に印加されるとトランジ
スタ４４　、４６及び４８は全て導通し、ＶＤＤに近い
電圧がトランジスタ４２のゲート電極に印加される。ト
ランジスタ４ｏ及び４２はインバータとして動作する。

かくしてトランジスタ４２がオンにされ、これによりト
ランジスタ３８のゲート電極に接地電圧が加えられる。

従ってトランジスタ３Ｂがオフにされ、かくしてコンデ
ンサ１８の充電電極が接地から分離される。

パワーオンの時、すなわち、電圧ＶＤＤが回路に印加さ
れると、トランジスタ４６及び４８が先づオフになり、
トランジスタ４４がオンになる。従って、トランジスタ
４２がオフに、トランジスタ３８がオンになり、コンデ
ンサ１８が放電される。パワーオンの直後にトランジス
タ４６及び４８がオンになり、直ぐ上ζ二記載した様ｆ
ニトランジスタ兇がオフにされ、以前に記載したように
コンデンサ１６及び１８の充電が開始される。

パワーオフの時、すなわち、印加電圧ＶＤＤが回路から
除去されると、電圧分割器４４　、４６．及び４８から
トランジスタ４２のゲート電極に印加された電圧は接地
電圧に向けて降下し、更にそれがトランジスタ４２のし
きい値電圧に達すると、該トランジスタはオフにされる
。インバータ４０　、４２からトランジスタ３８のゲー
ト電極に印加された電圧が上昇し、又トランジスタ３日
がオンζ二なる。コンデンサ１８はトランジスタ３８を
通して接地に放電する。

理解されるように、回路の生成する出力パルスの幅は印
加電圧ＶＤＤの上昇時間により影響されず、パルス幅は
コンデンサ１６及び１８のキャパシタンス比Ｃ二より決
定される。

（１ろ） 又、パルス幅はキャパシタンス値の比により決定される
ので、回路が集積回路の形で作られた時でもパルス幅を
制御することが出来る。これは、集積回路において単一
コンデンサの正確なキャパシタンスを制御することは難
しいが（集積回路製造工程により課される変動に起因し
て）、かかる２つのコンデンサの比はこのような変動に
より殆んど影響されず、従ってより簡単に制御される。

【図面の簡単な説明】

第１図はパルス発生回路の回路図であり、第２図は第１
図の回路に発生する種々の信号波形を示す。 ２・・・パワーオンリセット回路、６，８・・・ＭＯＳ
ＦＥＴ　）ランジスタ、１０・・・回路の電源入力、　
　１２゜１４・・・ＦＥＴ　）ランジスタスイッチ、１
６．１８・・・コンデンサ、２０　、２２．２６．２８
．５２　、５８　、４０　、４２　、４６　。 ４８・・・ＦＥＴ　トランジスタ、２４　、　！１０　
、４４・・・デプリーション形ＦＥＴ　）ランジスタ、
３６・・・回路出力、３４・・・２相りロック信号発生
器 （１４）

Claims (2)

【特許請求の範囲】
1. （１）　　電圧印加時にパルスを発生するパルス発生回
   路にして、 印加電圧を受ける人力と、 出力と、 前記人力に接続されてそれから充′准される第１キヤパ
   シタンスと、 前記人力と前記の第１キヤパシダンスとの間に接続され
   て該第１キヤパシダンスの充電を制御する第１スイツチ
   装置と、 前記第１キヤパシタンスより大きく且つ該第１杢 キャパシタンスに接続されてこれら充電される第２キヤ
   パシタンスと、 前記第１キヤパシダンスと前記＄２キャパシタンスとの
   間に接続されて該第２キヤパシタンスの充電を制御する
   第２スイツチ装置と、前記の第１スイツチ装置と前記第
   ２スイツチ装（１） 置に接続されて前記第１スイツチ装置が前記第１キヤパ
   シタンスを充電し且つ前記第２スイツチ装置が前記第２
   キヤパシタンスを充電することを交互に可能にする制御
   装置と、 前記第２キヤパシタンスの電圧が所定値以下の時前記出
   力に第１の所定電圧を印加し、且つ、第２キヤパシタン
   スの電圧が所定値以上の時前記出力に前記の第１所定電
   圧とは異なる第２の所定電圧を印加する前記第２キヤパ
   シタンス（＝接続された第３スイツチ装置と、を具える
   パルス発生回路。
2. （２）　　前記第１所定電圧が印加電圧であり、前記第
   ２所定電圧が接地電圧である特許請求の範囲第１項に記
   載のパルス発生回路。