JPH03283182A - 半導体昇圧回路 - Google Patents
半導体昇圧回路Info
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- JPH03283182A JPH03283182A JP2084046A JP8404690A JPH03283182A JP H03283182 A JPH03283182 A JP H03283182A JP 2084046 A JP2084046 A JP 2084046A JP 8404690 A JP8404690 A JP 8404690A JP H03283182 A JPH03283182 A JP H03283182A
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- node
- transistor
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- clock
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体チップ内で用いられる半導体昇圧回路に
関する。
関する。
［従来の技術］
半導体メモリ回路などでは高速動作や読み出し書き込み
信号量確保などの目的で半導体チップ内で電源電位以上
の電位を必要とする場合はしばしば生じ、従来さまざま
な昇圧回路が用いられてきた。その構成としては、Ｎ型
ＭＯＳトランジスタをスイッチング素子として用いてい
わゆるブートストラップ容量との組合わせによって実現
されていた。
信号量確保などの目的で半導体チップ内で電源電位以上
の電位を必要とする場合はしばしば生じ、従来さまざま
な昇圧回路が用いられてきた。その構成としては、Ｎ型
ＭＯＳトランジスタをスイッチング素子として用いてい
わゆるブートストラップ容量との組合わせによって実現
されていた。
第３図はこの種の半導体昇圧回路の従来例を示す回路図
、第４図は第３図の従来例の動作を示すタイムチャート
である。
、第４図は第３図の従来例の動作を示すタイムチャート
である。
Ｑ ｎｓ、 Ｑｎ４．〜．ＱｎｔはＮ型ＭＯ５）−ラン
ジスタ（以降、トランジスタＱ ｎｘ、 Ｑ１１４．〜
．Ｑｌｌ？と記す）、Ｃ２〜Ｃ４はブートストラップ容
量、ＣＬは制御ラインＬＡに存在する負荷容量、クロッ
クφ、は昇圧されるべきクロック、φ３〜φ。
ジスタ（以降、トランジスタＱ ｎｘ、 Ｑ１１４．〜
．Ｑｌｌ？と記す）、Ｃ２〜Ｃ４はブートストラップ容
量、ＣＬは制御ラインＬＡに存在する負荷容量、クロッ
クφ、は昇圧されるべきクロック、φ３〜φ。
は制御信号、Ｂ、Ｃ，Ｄは節点をそれぞれ示す。
ＣＫＧはクロック信号φ、を発生するクロックジェネレ
ータであり、クロック信号φ、を制御ラインＬＡに出力
した後、制御ラインＬＡをフローティング状態となるよ
う制御できるものである。これは、容量結合を用いたい
わゆるこの種のブートストラップ回路により昇圧する場
合昇圧されるべき節点は充分充電された後にフローティ
ング状態にし、結合容量を介して電位を押し上げる必要
があるためである。
ータであり、クロック信号φ、を制御ラインＬＡに出力
した後、制御ラインＬＡをフローティング状態となるよ
う制御できるものである。これは、容量結合を用いたい
わゆるこの種のブートストラップ回路により昇圧する場
合昇圧されるべき節点は充分充電された後にフローティ
ング状態にし、結合容量を介して電位を押し上げる必要
があるためである。
次に第３図の従来例の動作について第４図を参照して説
明する。
明する。
クロック信号φ１が低電位で待機している時刻ｔ１では
、クロック信号φ、は低電位でトランジスタＱ。７は非
導通状態、クロック信号φ。は高電位（電源電位Ｖ Ｃ
Ｃ）でトランジスタＱ ｎｓは導通状態で節点りはＶｃ
ｃ−Ｖ、。（ＶｔａはＮ型ＭＯＳトランジスタＱ ｎ６
のしきい値電圧）まで充電されている。時刻ｔ２におい
てクロック信号φわが下降し、トランジスタＱ ｎ８が
非導通状態となり、節点りはフローティング状態となる
。その後時刻ｔ３においてクロック信号φ。が上昇する
と、節点りの電位は、容量素子Ｃ４により押上げられ、
電源電位Ｖ ｃｃ以上の電位■。Ｄになる。この時点に
おいては、トランジスタＱ ｎ ４は導通状態を保ち、
クロック信号φ１が低電位なので節点Ｃも低電位である
。このことにより、トランジスタＱ ｎ３は非導通状態
となり、節点ＢはトランジスタＱ、、５によりプリチャ
ージされ、Ｖ Ｃｅ Ｖ−（ＶＴｓはＮ型ＭＯＳトラン
ジスタＱｆｉＩｌのしきい値電圧）まで充電されている
。時刻ｔ、においでクロックジェネレータＣＫＧが活性
化され、クロック信号φ、が上昇を始め負荷容量ＣＬと
、導通状態であるトランジスタＱｌ１４を介してブート
ストラップ容量Ｃ３とが充電される。時刻ｔ４で、クロ
ック信号φ１が上昇し、トランジスタＱ ＩＩ？が導通
し、節点りは、接地電位となるためトランジスタＱ ｎ
４は非導通状態となる。この時クロックジェネレータ
ＣＫ’Ｇのクロツタ信号φ１を駆動しているトランジス
タ（図示せず）も非導通となり制御ラインＬＡはフロー
ティング状態となっている。
、クロック信号φ、は低電位でトランジスタＱ。７は非
導通状態、クロック信号φ。は高電位（電源電位Ｖ Ｃ
Ｃ）でトランジスタＱ ｎｓは導通状態で節点りはＶｃ
ｃ−Ｖ、。（ＶｔａはＮ型ＭＯＳトランジスタＱ ｎ６
のしきい値電圧）まで充電されている。時刻ｔ２におい
てクロック信号φわが下降し、トランジスタＱ ｎ８が
非導通状態となり、節点りはフローティング状態となる
。その後時刻ｔ３においてクロック信号φ。が上昇する
と、節点りの電位は、容量素子Ｃ４により押上げられ、
電源電位Ｖ ｃｃ以上の電位■。Ｄになる。この時点に
おいては、トランジスタＱ ｎ ４は導通状態を保ち、
クロック信号φ１が低電位なので節点Ｃも低電位である
。このことにより、トランジスタＱ ｎ３は非導通状態
となり、節点ＢはトランジスタＱ、、５によりプリチャ
ージされ、Ｖ Ｃｅ Ｖ−（ＶＴｓはＮ型ＭＯＳトラン
ジスタＱｆｉＩｌのしきい値電圧）まで充電されている
。時刻ｔ、においでクロックジェネレータＣＫＧが活性
化され、クロック信号φ、が上昇を始め負荷容量ＣＬと
、導通状態であるトランジスタＱｌ１４を介してブート
ストラップ容量Ｃ３とが充電される。時刻ｔ４で、クロ
ック信号φ１が上昇し、トランジスタＱ ＩＩ？が導通
し、節点りは、接地電位となるためトランジスタＱ ｎ
４は非導通状態となる。この時クロックジェネレータ
ＣＫ’Ｇのクロツタ信号φ１を駆動しているトランジス
タ（図示せず）も非導通となり制御ラインＬＡはフロー
ティング状態となっている。
その後、時刻ｔ６においてクロック信号φ８が上昇する
と、容量素子Ｃ，，Ｃ，によって節点Ｂ、Ｃの電位が押
し上げられる０節点Ｃの電位がクロック信号φ、の電位
よりもトランジスタＱ。
と、容量素子Ｃ，，Ｃ，によって節点Ｂ、Ｃの電位が押
し上げられる０節点Ｃの電位がクロック信号φ、の電位
よりもトランジスタＱ。
のしきい値以上高くなった時点でトランジスタＱ ｎ
ｓが導通し、クロック信号φ、の電位は、容量素子Ｃ２
によって押し上げられることになる。
ｓが導通し、クロック信号φ、の電位は、容量素子Ｃ２
によって押し上げられることになる。
第５図は他の従来例を示す回路図、第６図は第５図のク
ロックジェネレータＣＫＧを詳細に示す回路図、第７図
は第５図の従来例の動作を示すタイムチャートである。
ロックジェネレータＣＫＧを詳細に示す回路図、第７図
は第５図の従来例の動作を示すタイムチャートである。
Ｑ ｎａ〜Ｑ７１３はＮ型ＭＯＳトランジスタ、Ｃ６゜
Ｃ６は容量素子、ψ２． ６．φ、はクロック信φ 号Ｅ、Ｆ、Ｇ、Ｈは節点名を示し、ＣＫＧは、電源電位
以上の電位と電源電位を出力するクロックジェネレータ
、ＤＬＹは遅延回路である。
Ｃ６は容量素子、ψ２． ６．φ、はクロック信φ 号Ｅ、Ｆ、Ｇ、Ｈは節点名を示し、ＣＫＧは、電源電位
以上の電位と電源電位を出力するクロックジェネレータ
、ＤＬＹは遅延回路である。
また、クロックジェネレータＣにＧはトランジスタＱ
ｎ＋４１ Ｑｒ＋＋ｓ ＋〜Ｑ ｎ ＋ ８と容量素子
Ｃ７゜Ｃ８とインバータＩＮＶとからなっている。
ｎ＋４１ Ｑｒ＋＋ｓ ＋〜Ｑ ｎ ＋ ８と容量素子
Ｃ７゜Ｃ８とインバータＩＮＶとからなっている。
次に第５図の従来例の動作について第７図を参照して説
明する。
明する。
クロックジェネレータＣＫＧにおいて、トランジスタＱ
ｒ＋＋４＋ Ｑｎ＋ｓは、節点Ｊが電源■ｃＣ＋２Ｖ７
（Ｌ／きい値電圧）より高くならないためのもので
、トランジスタＱｎ＋６＋Ｑｎ＋ａは節点Ｊ、ＨがＶ。
ｒ＋＋４＋ Ｑｎ＋ｓは、節点Ｊが電源■ｃＣ＋２Ｖ７
（Ｌ／きい値電圧）より高くならないためのもので
、トランジスタＱｎ＋６＋Ｑｎ＋ａは節点Ｊ、ＨがＶ。
ｃ−ｖ↑ （しきい値電圧）以下にならないようにする
ためのものである。制御信号φ１が高電位の時は、節点
Ｊは電源電位以上、節点ＨはＮ型ＭＯ３ｈランジスタＱ
ｎ Ｉ ７によって電源電位にクランプされている。
ためのものである。制御信号φ１が高電位の時は、節点
Ｊは電源電位以上、節点ＨはＮ型ＭＯ３ｈランジスタＱ
ｎ Ｉ ７によって電源電位にクランプされている。
また制御信号φ１が低電位の時は、節点Ｊは電源電位、
節点Ｈは電源以上の電位となっている。そして初期状態
においてクロックジェネレータＣにＧは、節点Ｈに電源
電位以上の電位を出力しており、節点ＥはＮ型ＭＯＳト
ランジスタＱ。１２により電源電位まで充電されている
。
節点Ｈは電源以上の電位となっている。そして初期状態
においてクロックジェネレータＣにＧは、節点Ｈに電源
電位以上の電位を出力しており、節点ＥはＮ型ＭＯＳト
ランジスタＱ。１２により電源電位まで充電されている
。
入力信号φ、は低電位のため節点Ｆも低電位で、反転信
号が与えられた節点Ｇは高電位となっている。従ってト
ランジスタＱ ｎａ−Ｑｎ＋。は非導通状態、トランジ
スタＱ ｎ９． Ｑｒ＋＋＋は導通状態で節点１．φ８
は低電位となっている。時刻ｔ１にて入力信号φ１が上
昇すると、まず節点Ｆは高電位となるが、節点Ｇが反転
して低電位となるのは遅延回路のため時刻ｔ２まで遅れ
る。この期間はトランジスタＱ ｎ ｓ −Ｑ ｎ ｅ
、Ｑ ｎ ｌｏ 、Ｑ ｎ Ｉ＋はすべて導通状態で
あるが、トランジスタＱ ｎｓとＱ ｎ ＊およびＱ。
号が与えられた節点Ｇは高電位となっている。従ってト
ランジスタＱ ｎａ−Ｑｎ＋。は非導通状態、トランジ
スタＱ ｎ９． Ｑｒ＋＋＋は導通状態で節点１．φ８
は低電位となっている。時刻ｔ１にて入力信号φ１が上
昇すると、まず節点Ｆは高電位となるが、節点Ｇが反転
して低電位となるのは遅延回路のため時刻ｔ２まで遅れ
る。この期間はトランジスタＱ ｎ ｓ −Ｑ ｎ ｅ
、Ｑ ｎ ｌｏ 、Ｑ ｎ Ｉ＋はすべて導通状態で
あるが、トランジスタＱ ｎｓとＱ ｎ ＊およびＱ。
ｌｏ 、 Ｑ＋＋＋＋は寸法比により、すべて導通状態
になっても節点工、およびクロックφ□は少なくと（し
きい値電圧を越えて浮き上がることのないように設定さ
れている。すなわちこの期間に、ブートストラップ容量
Ｃ６が充電されていることになる。その後時刻ｔ２にお
いて節点Ｇの電位が下降し、Ｎ型ＭＯＳトランジスタＱ
ｎｓ。
になっても節点工、およびクロックφ□は少なくと（し
きい値電圧を越えて浮き上がることのないように設定さ
れている。すなわちこの期間に、ブートストラップ容量
Ｃ６が充電されていることになる。その後時刻ｔ２にお
いて節点Ｇの電位が下降し、Ｎ型ＭＯＳトランジスタＱ
ｎｓ。
Ｑ ｎ ＋ ＋は非導通状態となる。
従って節点Ｉおよびクロックφ□は上昇し始めるが、こ
の時、Ｎ型ＭＯＳトランジスタＱ ｎ ＋ ３が非導通
状態となるため容量素子Ｃ６によ）て節点Ｆの電位は押
し上げられ電源電位以上の電位となり、クロックφＨは
電源電位まで到達する。時刻ｔ３にクロックジェネレー
タＣにＧの出力電位が電源電位にクランプされる。その
後、時刻ｔ４にクロックφＧが上昇するため節点Ｅもろ
とも出力信号φ□も上昇し、電源以上の電位に達する。
の時、Ｎ型ＭＯＳトランジスタＱ ｎ ＋ ３が非導通
状態となるため容量素子Ｃ６によ）て節点Ｆの電位は押
し上げられ電源電位以上の電位となり、クロックφＨは
電源電位まで到達する。時刻ｔ３にクロックジェネレー
タＣにＧの出力電位が電源電位にクランプされる。その
後、時刻ｔ４にクロックφＧが上昇するため節点Ｅもろ
とも出力信号φ□も上昇し、電源以上の電位に達する。
これは、節点Ｆの電位が、Ｎ型ＭＯＳトランジスタＱ
ｎａ＋ Ｑｎ＋ｏのゲート容量によフてさらに高電位ま
で押し上げられるためである。
ｎａ＋ Ｑｎ＋ｏのゲート容量によフてさらに高電位ま
で押し上げられるためである。
［発明が解決しようとする課題］
上述した従来の半導体昇圧回路は、ブートストラップ容
量を動作させて昇圧しようとする信号の負荷たとえばＣ
Ｌに電荷を与える際のドライバトランジスタとしてすべ
てＮ型ＭＯＳトランジスタで構成しているため下記の欠
点がある。
量を動作させて昇圧しようとする信号の負荷たとえばＣ
Ｌに電荷を与える際のドライバトランジスタとしてすべ
てＮ型ＭＯＳトランジスタで構成しているため下記の欠
点がある。
■ 動作速度が遅い。
■ ゲート絶縁膜に非常に高い電圧かかかるため信頼性
上好ましくない。
上好ましくない。
■ Ｎ型ＭＯＳトランジスタのゲートを制御するためト
ランジスタなど素子数が多い。
ランジスタなど素子数が多い。
■ 多くのブートストラップ容量を制御する必要がある
ため内部信号のスキューによって誤動作を紹く。
ため内部信号のスキューによって誤動作を紹く。
このことを従来例に従って詳述すると、たとえば第３図
の例の場合、クロックφ、を、接地電位から電源電位以
上の電位まで高速に上昇するクロックとしたい場合、節
点Ｃの電位が問題となる。
の例の場合、クロックφ、を、接地電位から電源電位以
上の電位まで高速に上昇するクロックとしたい場合、節
点Ｃの電位が問題となる。
クロックφ６が上昇する時刻ｊｓにおいてはトランジス
タＱ ｎａのソースは既に電源電位付近であり、実質基
板バイアスが非常に深い状態であり、しきい値電圧が上
昇している。従って節点Ｃの電位は充分に高い電位に上
昇しないとほとんど昇圧機能を果たさないか、非常に遅
いものとなってしまう０節点Ｃの電位を決める要因とし
ては、トランジスタＱ。４を介して接地電位から電源電
位まで充電する期間、節点りが下降してからクロックφ
、が上昇する期間などが重要であるが、高速化のために
これらを短縮すると、プロセスのゆらぎやレイアウトの
ためにクロックφ、のレベル不足を紹き動作が不安定と
なる。つまり、接地電位から電源以上の電位に変化する
接点Ｃのような個所が存在することは、回路動作を遅く
し、誤動作を招く要因となる。
タＱ ｎａのソースは既に電源電位付近であり、実質基
板バイアスが非常に深い状態であり、しきい値電圧が上
昇している。従って節点Ｃの電位は充分に高い電位に上
昇しないとほとんど昇圧機能を果たさないか、非常に遅
いものとなってしまう０節点Ｃの電位を決める要因とし
ては、トランジスタＱ。４を介して接地電位から電源電
位まで充電する期間、節点りが下降してからクロックφ
、が上昇する期間などが重要であるが、高速化のために
これらを短縮すると、プロセスのゆらぎやレイアウトの
ためにクロックφ、のレベル不足を紹き動作が不安定と
なる。つまり、接地電位から電源以上の電位に変化する
接点Ｃのような個所が存在することは、回路動作を遅く
し、誤動作を招く要因となる。
第５図の従来例においてもほぼ同様であり、節点Ｆの充
電期間、すなわち節点Ｇを下降させトランジスタＱｎ１
１を非導通状態にするまでの時間などは問題となる。し
かしこの従来例で重大な欠点は、トランジスタＱｎａ＋
Ｑｎｅ・Ｑｎ＋ｏ ＋ Ｑｎ＋＋すべてが導通し、貫
通電流を流すという点であり、節点Ｇを下降させ、トラ
ンジスタＱ。ｓ＋Ｑｒ＋＋＋を非導通状態とする時刻ｔ
２と、節点Ｈを電源電位にクランプする時刻ｔ３と、ク
ロックφ。を上昇させる時刻ｔ４の設゛定が不適切であ
ると、ブートストラップ容量Ｃ５に蓄わえられた電荷が
有効にクロックφＨを昇圧するために使用されず接地電
位へ放電され結局クロックφ□の出力電位が充分でなく
不安定動作を紹〈こととなる。
電期間、すなわち節点Ｇを下降させトランジスタＱｎ１
１を非導通状態にするまでの時間などは問題となる。し
かしこの従来例で重大な欠点は、トランジスタＱｎａ＋
Ｑｎｅ・Ｑｎ＋ｏ ＋ Ｑｎ＋＋すべてが導通し、貫
通電流を流すという点であり、節点Ｇを下降させ、トラ
ンジスタＱ。ｓ＋Ｑｒ＋＋＋を非導通状態とする時刻ｔ
２と、節点Ｈを電源電位にクランプする時刻ｔ３と、ク
ロックφ。を上昇させる時刻ｔ４の設゛定が不適切であ
ると、ブートストラップ容量Ｃ５に蓄わえられた電荷が
有効にクロックφＨを昇圧するために使用されず接地電
位へ放電され結局クロックφ□の出力電位が充分でなく
不安定動作を紹〈こととなる。
本発明は上記欠点に鑑み、素子数が少なく信頼性の高い
半導体昇圧回路を提供することを目的とする。
半導体昇圧回路を提供することを目的とする。
［課題を解決するための手段］
本発明の半導体昇圧回路は、
ゲート電極が第１の制御信号で制御され、チャネルの一
端が第１の電源端に、他端が第１の節点にそれぞれ接続
された第１のＮ型ＭＯＳトランジスタと、 ゲート電極が人力信号によって制御され、チャネルの一
端が第１の節点に、他端が出力端子にそれぞれ接続され
たＰ型ＭＯＳトランジスタと、チャネルの一端が出力端
に、他端が第２の電源端にそれぞれ接続された第２のＮ
型ＭＯＳトランジスタと、 一端が第１の節点に接続され、他端には第２の制御信号
が与えられた容量素子とを有し、前記Ｐ型ＭＯＳトラン
ジスタは、他のＰ型ＭＯＳトランジスタとは共有しない
Ｎ型ウェル領域の一主表面に形成され、該Ｎ型ウェルの
電位は、前記第１の節点の電位となるよう制御され、前
記第１の制御信号は、通常電源電位以上の電位に維持さ
れ、少なくとも前記第２の制御信号が高電位となってい
る期間は電源電位以下にクランプされる。
端が第１の電源端に、他端が第１の節点にそれぞれ接続
された第１のＮ型ＭＯＳトランジスタと、 ゲート電極が人力信号によって制御され、チャネルの一
端が第１の節点に、他端が出力端子にそれぞれ接続され
たＰ型ＭＯＳトランジスタと、チャネルの一端が出力端
に、他端が第２の電源端にそれぞれ接続された第２のＮ
型ＭＯＳトランジスタと、 一端が第１の節点に接続され、他端には第２の制御信号
が与えられた容量素子とを有し、前記Ｐ型ＭＯＳトラン
ジスタは、他のＰ型ＭＯＳトランジスタとは共有しない
Ｎ型ウェル領域の一主表面に形成され、該Ｎ型ウェルの
電位は、前記第１の節点の電位となるよう制御され、前
記第１の制御信号は、通常電源電位以上の電位に維持さ
れ、少なくとも前記第２の制御信号が高電位となってい
る期間は電源電位以下にクランプされる。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体昇圧回路の一実施例を示す回路
図、第２図は第１図の実施例の動作を示すタイムチャー
トである。
図、第２図は第１図の実施例の動作を示すタイムチャー
トである。
クロックジェネレータＣＫＧは第７図の従来例のものと
同様である。Ｎ型ＭＯ３Ｉ−ランジスタＱｎＩ（以降、
トランジスタＱ ｎ ＋と記す）は、チャネルの一端が
電源に、他端が節点りにそれぞれ接続されており、ゲー
トにクロックジェネレータＣＫＧの出力が印加されてい
る。ブートストラップ用容量素子Ｃ＋（以降、容量Ｃ１
と記す）は、端が節点りに接続され、他端がクロック信
号φ８を入力する。Ｎ型ＭＯＳトランジスタＱ。２（以
降、トランジスタＱ。２と記す）は、チャネルの一端が
出力端子に、他端がアースにそれぞれ接続され、ゲート
にクロック信号φ８が印加されている。Ｐ型ＭＯＳトラ
ンジスタＱｐ□（以降、トランジスタＱｐ＋と記す）は
、チャネルの一端が節点りに、他端が出力端子にそれぞ
れ接続され、ゲートにクロック信号φＪが印加されてい
る。また、トランジスタＱｐ＋は、同一半導体チップ上
の他のＰ型ＭｏＳトランジスタと共有しない独立したＮ
型ウェル領域に形成されＰ型ＭｏＳトランジスタＱｐ□
のソース節４Ｌに接続されている。
同様である。Ｎ型ＭＯ３Ｉ−ランジスタＱｎＩ（以降、
トランジスタＱ ｎ ＋と記す）は、チャネルの一端が
電源に、他端が節点りにそれぞれ接続されており、ゲー
トにクロックジェネレータＣＫＧの出力が印加されてい
る。ブートストラップ用容量素子Ｃ＋（以降、容量Ｃ１
と記す）は、端が節点りに接続され、他端がクロック信
号φ８を入力する。Ｎ型ＭＯＳトランジスタＱ。２（以
降、トランジスタＱ。２と記す）は、チャネルの一端が
出力端子に、他端がアースにそれぞれ接続され、ゲート
にクロック信号φ８が印加されている。Ｐ型ＭＯＳトラ
ンジスタＱｐ□（以降、トランジスタＱｐ＋と記す）は
、チャネルの一端が節点りに、他端が出力端子にそれぞ
れ接続され、ゲートにクロック信号φＪが印加されてい
る。また、トランジスタＱｐ＋は、同一半導体チップ上
の他のＰ型ＭｏＳトランジスタと共有しない独立したＮ
型ウェル領域に形成されＰ型ＭｏＳトランジスタＱｐ□
のソース節４Ｌに接続されている。
次に第１図の実施例の動作について第２図を参照して説
明する。
明する。
初期状態にてクロックφ１は高電位でトランジスタＱｐ
ｓは非導通状態、トランジスタＱ ｎ ２は導通状態で
、クロックジェネレータＣＫＧの出力である節点Ｍの電
位は電源電位以上にされており、節点し、すなわち容量
ＣＩは電源電位まで充電されている。時刻ｔ□において
いクロック信号φＪが下降すると、トランジスタＱｐ□
が導通状態、トランジスタＱ。２が非導通状態となり、
出力クロック信号φしは、トランジスタＱ。Ｉとトラン
ジスタＱｐ＋とによって駆動され、接地電位から上昇を
始め電源電位まで到達する。時刻ｔ２においてクロック
ジェネレータＣＫＧの出力を電源電位にクランプし、そ
の後時刻ｔ３にてクロック信号φ１．を上昇させること
により容量Ｃ１を経由して節点りおよびクロック信号φ
、の電位が押し上げられる。
ｓは非導通状態、トランジスタＱ ｎ ２は導通状態で
、クロックジェネレータＣＫＧの出力である節点Ｍの電
位は電源電位以上にされており、節点し、すなわち容量
ＣＩは電源電位まで充電されている。時刻ｔ□において
いクロック信号φＪが下降すると、トランジスタＱｐ□
が導通状態、トランジスタＱ。２が非導通状態となり、
出力クロック信号φしは、トランジスタＱ。Ｉとトラン
ジスタＱｐ＋とによって駆動され、接地電位から上昇を
始め電源電位まで到達する。時刻ｔ２においてクロック
ジェネレータＣＫＧの出力を電源電位にクランプし、そ
の後時刻ｔ３にてクロック信号φ１．を上昇させること
により容量Ｃ１を経由して節点りおよびクロック信号φ
、の電位が押し上げられる。
［発明の効果］
以上説明したように本発明によればＰ型ＭＯＳトランジ
スタを用いることにより出力信号を昇圧する過程におい
て従来例においてＮ型ＭＯＳトランジスタのゲートの制
御に見られるような短期間に接地電位から電源以上の電
位に昇圧したりその逆を行なったりする内部節点がなく
内部電位不足を紹くような内部信号のスキューは必要最
小限にとどめられている。また複雑な制御がなく素子数
が非常に少ない。出力信号φ、をまず接地電位から電源
電位付近まで充電する速度に重要な第１のＮ型ＭＯＳト
ランジスタのゲート電位は、短期間に設定する必要はな
く充分な電位をあらかじめ与えることができる効果があ
り、出力信号を電源電位以上に駆動する際にＰ型ＭＯＳ
トランジスタを経由して行なうため非常に高い電位を必
要とせず信頼性を向上できる効果もある。
スタを用いることにより出力信号を昇圧する過程におい
て従来例においてＮ型ＭＯＳトランジスタのゲートの制
御に見られるような短期間に接地電位から電源以上の電
位に昇圧したりその逆を行なったりする内部節点がなく
内部電位不足を紹くような内部信号のスキューは必要最
小限にとどめられている。また複雑な制御がなく素子数
が非常に少ない。出力信号φ、をまず接地電位から電源
電位付近まで充電する速度に重要な第１のＮ型ＭＯＳト
ランジスタのゲート電位は、短期間に設定する必要はな
く充分な電位をあらかじめ与えることができる効果があ
り、出力信号を電源電位以上に駆動する際にＰ型ＭＯＳ
トランジスタを経由して行なうため非常に高い電位を必
要とせず信頼性を向上できる効果もある。
第１図は本発明の半導体昇圧回路の一実施例を示す回路
図、第２図は第１図の実施例の動作を示すタイムチャー
ト、第３図はこの種の半導体昇圧回路の従来例を示す回
路図、第４図は第３図の従来例の動作を示すタイムチャ
ート、第５図は他の従来例を示す回路図、第６図は第５
図のクロックジェネレータＣＫＧを詳細に示す回路図、
第７図は第５図の従来例の動作を示すタイムチャートで
ある。 Ｑｎ＋、Ｑｎ２＋〜Ｑｎ＋ａ＝Ｎ型ＭＯＳトランジスタ
、Ｑｐ＋””Ｐ型ＭＯＳトランジスタ、 Ｂ−Ｊ・・・節点、 Ｃ０〜Ｃ８−・容量素子、 ＣＬ−・負荷容量、 ＣＫＧ−・・クロックジェネレータ、 Ｄ Ｌ Ｙ−・・遅延回路、 ＩＮＶ・・・インバータ。
図、第２図は第１図の実施例の動作を示すタイムチャー
ト、第３図はこの種の半導体昇圧回路の従来例を示す回
路図、第４図は第３図の従来例の動作を示すタイムチャ
ート、第５図は他の従来例を示す回路図、第６図は第５
図のクロックジェネレータＣＫＧを詳細に示す回路図、
第７図は第５図の従来例の動作を示すタイムチャートで
ある。 Ｑｎ＋、Ｑｎ２＋〜Ｑｎ＋ａ＝Ｎ型ＭＯＳトランジスタ
、Ｑｐ＋””Ｐ型ＭＯＳトランジスタ、 Ｂ−Ｊ・・・節点、 Ｃ０〜Ｃ８−・容量素子、 ＣＬ−・負荷容量、 ＣＫＧ−・・クロックジェネレータ、 Ｄ Ｌ Ｙ−・・遅延回路、 ＩＮＶ・・・インバータ。
Claims (1)
- 【特許請求の範囲】 １、ゲート電極が第１の制御信号で制御され、チャネル
の一端が第１の電源、端に他端が第１の節点にそれぞれ
接続された第１のＮ型ＭＯＳトランジスタと、 ゲート電極が入力信号によって制御され、チャネルの一
端が第１の節点に、他端が出力端子にそれぞれ接続され
たＰ型ＭＯＳトランジスタと、チャネルの一端が出力端
に、他端が第２の電源端にそれぞれ接続された第２のＮ
型ＭＯＳトランジスタと、 一端が第１の節点に接続され、他端には第２の制御信号
が与えられた容量素子を有し、 前記Ｐ型ＭＯＳトランジスタは、他のＰ型ＭＯＳトラン
ジスタとは共有しないＮ型ウェル領域の一主表面に形成
され、該Ｎ型ウェルの電位は、前記第１の節点の電位と
なるよう制御され、前記第１の制御信号は、通常電源電
位以上の電位に維持され、少なくとも前記第２の制御信
号が高電位となっている期間は電源電位以下にクランプ
される半導体昇圧回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084046A JPH03283182A (ja) | 1990-03-30 | 1990-03-30 | 半導体昇圧回路 |
| US07/678,215 US5175448A (en) | 1990-03-30 | 1991-04-01 | Booster circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084046A JPH03283182A (ja) | 1990-03-30 | 1990-03-30 | 半導体昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283182A true JPH03283182A (ja) | 1991-12-13 |
Family
ID=13819563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084046A Pending JPH03283182A (ja) | 1990-03-30 | 1990-03-30 | 半導体昇圧回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5175448A (ja) |
| JP (1) | JPH03283182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06187788A (ja) * | 1992-12-17 | 1994-07-08 | Mitsubishi Electric Corp | 昇圧回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05174591A (ja) * | 1991-12-25 | 1993-07-13 | Sharp Corp | チャージポンプ回路 |
| JPH0757466A (ja) * | 1993-08-12 | 1995-03-03 | Toshiba Corp | 半導体集積回路 |
| US5811990A (en) * | 1993-10-15 | 1998-09-22 | Micron Technology, Inc. | Voltage pump and a level translator circuit |
| US6946901B2 (en) | 2001-05-22 | 2005-09-20 | The Regents Of The University Of California | Low-power high-performance integrated circuit and related methods |
| US6759873B2 (en) * | 2001-05-22 | 2004-07-06 | The Board Of Trustees Of The University Of Illinois | Reverse biasing logic circuit |
| WO2003083872A2 (en) * | 2002-03-27 | 2003-10-09 | The Regents Of The University Of California | Low-power high-performance memory cell and related methods |
| US7629831B1 (en) | 2006-10-11 | 2009-12-08 | Altera Corporation | Booster circuit with capacitor protection circuitry |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62212997A (ja) * | 1986-03-12 | 1987-09-18 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62241200A (ja) * | 1986-04-12 | 1987-10-21 | Nippon Denso Co Ltd | 昇圧回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4639622A (en) * | 1984-11-19 | 1987-01-27 | International Business Machines Corporation | Boosting word-line clock circuit for semiconductor memory |
| US4689505A (en) * | 1986-11-13 | 1987-08-25 | Microelectronics And Computer Technology Corporation | High speed bootstrapped CMOS driver |
| US4751407A (en) * | 1986-12-19 | 1988-06-14 | Hughes Aircraft Company | Self-timing circuit |
| US4937476A (en) * | 1988-06-16 | 1990-06-26 | Intel Corporation | Self-biased, high-gain differential amplifier with feedback |
-
1990
- 1990-03-30 JP JP2084046A patent/JPH03283182A/ja active Pending
-
1991
- 1991-04-01 US US07/678,215 patent/US5175448A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62212997A (ja) * | 1986-03-12 | 1987-09-18 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62241200A (ja) * | 1986-04-12 | 1987-10-21 | Nippon Denso Co Ltd | 昇圧回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06187788A (ja) * | 1992-12-17 | 1994-07-08 | Mitsubishi Electric Corp | 昇圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5175448A (en) | 1992-12-29 |
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