JPS59135391A - 電子時計用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発ＢＡは、主として電子時計の運針周期をａ苦に設定
し、ローコストと高精度を実現するための電子時計用回
路に関するものである。

電子時計は近年、コストダウン、回路ブロックの小型化
を実現するため、運針周期調整用のトリマーコンデンザ
ーを廃止し、分周比の設定によυ運針周期を調整する方
式、いわゆる論理緩急方式が採用されている。論理緩急
方式は分周回路の出力状態をセット、またけリセットす
ることによりその分周比を変化させる方式である。第１
図に従来米論理緩急方式による回路図を示す。第２図に
は図１の谷信号のタイミングチャートを示す。第２図の
８２６以外の信号は３２６のハイレベル部分を拡大した
ものである。第１図の１８はクロックの立ち下が９時に
出力１２が変化する（以下これを立ち下がクトリガーと
言うンセソト付き％分周回路、１９．２０は立ち下がｐ
）リガーのリセット付き％分周回路、２１１′ｉクロツ
クが論理レベルハイ（以下、単にハイと言う）で入力デ
ータが出力しローでラッチされるラッチ回路である。Ｓ
２６は論理緩急の実行信号で、ハイになることによシ、
論理緩急される。この論理緩急の周期が長ければ長いほ
ど、論理緩急される精度が良く、精密な設定が可能とな
る。一般に論理緩急の周期は１０秒である。これは電子
時計の運針周期測定器が一般的に１０秒ゲートを持つた
めである。Ｓ　２６がノ１イになると発振信号（これは
一般の電子時計に於いては３２ＫＨｚである）がＮＡＮ
Ｄ回路１１に伝えられる。でらにＮＡＮＤ回路１２も同
様に８２６により開けられるため、ＮＡ、ＮＤ回路１３
と１４で構成源ネ。

るＲ−ＳラッチからＳ　ｒｓが出力きれ、ラッチ回路２
１とＮＡＮＤ回路１５によυ、論理緩急タイミング信号
Ｓ　１５が形成でれる。第２図のタイミングは論理緩急
設定端子２２．２３がオンしている状態を示すものでま
ったく論理緩急されない場合でｈ　Ｚｓ論理緩急された
信号Ｓ　２７は次の分周段へ伝えられる。例えば２２が
オフし、２３がオンしている場合を考えると、そのタイ
ミングチャートは第６図のようＫなる。２２がオンする
ことにより、Ｓ１５がローの区間に於いて、Ｓ１６がハ
イとなり、％分周回路１８がセットされ、出力Ｑがハイ
となる。

このようにして、Ｓ８の一周期分の時間が論理的に速め
られることになる。

以上のような従来例によると、一般に発振周波数が３２
ＫＨｚ１論理緩急の実行周期が１０秒であるため、１０
秒間に５２ＫＨｚの１周期分、つまり約５０μｓｅｃの
緩急分、−日の運針周期の進み遅れ（これを以後、歩度
という）に換算すると歩度Ｔは、 より、歩度は約ｏ、２６秒／日となる。しかし、この緩
急精度は電子時計としてはけっして充分とは言えず、よ
り緩急精度の良い回路方式が求められている。

本発明は、かがる欠点を解消したもので、ローコストで
、小型な高精度電子時計を実現することを目的とするも
のである。

以下、図面に基づいて、本発明の詳細な説明する。第４
図は本発明による一実施例である。第５図は発振周波数
の％周期が進み側に、＊理緩急される場合のタイミング
チャートである。第６図は論理緩急はれない場合のタイ
ミングチャートである。

第４図の２９は立ち下がりトリガーによるセット機能付
き％分周回路である。論理緩急設定スイッチ６１がオフ
のとき、セント信号Ｓ　２６はローとなり、％分周回路
の出力信号Ｓ２９はＳＬ５の立ち下がり時に変化する。

Ｓ２Ｑはエクスクルーンプオア回路３０に入力している
。３０はＳｎがハイのときにはＳ７の信号を反転して伝
える。したがって８７と８８の信号は等しくなる。逆に
８２［＋がローのときは８７とＳａｒ／ｉ反転した信号
となる。この回路の特徴を利用し、一定周期で２９にパ
ルス信号を入れることにより、８２９　のハイとローを
サイクリックにくり返し、論理緩急を行なうことができ
る。第５図のＡ区間は８２９はローであるためＳ７と８
８は反転した信号でるる。Ｓ１５がローになるところで
ｂ区間に入る。。８１５がローになるとＳ２ｈがハイと
なり、Ｓ８の信号が反転され、Ｓ７と８８の信号は同じ
となる。

これはＳ８がローの数に於いて必ず行なわれるためＳ８
はハイに変化する。しかし次の発振信号の半周期で８８
はローとなるため、最終信号８２？　は論理的に、発振
信号の半周期分、速められることになる。

同様にｂ区間からＣ区間に移るところに於いて、Ｓ　２
７は論理的に発振信号の半周期分、速められることにな
る。本実施例に於いては、論理緩急の実行周期（ｂ区間
の長さ）は１０秒である。以上のような論理緩急により
、前述のように歩度を計算すると、発振信号の半周期区
分の緩急ができるため、緩急調整精度０．１６秒／日が
可能となる。また第４図のように、従来例と並用するこ
とによυ、０．１３秒／日ステップで幅広い緩急調整を
行なうことができる。

以上のように本発明によると、従来の論理緩急ステップ
の倍の精密でで歩度を設定できるため、高精度電子時計
を実現させることができる。きらに、との回路を構成す
るための素子は非常に少なく、■Ｃチップのサイズには
ほとんど影響を与えないため、コストアップ要因は何も
無い等、その効果は非常に犬でるる。

別の実施例として、論理緩急実行周期音、延ばすことに
より１ざらにきめの細かい歩度調整が可能である。また
、発振信号でなくても、同様な反転による論理緩急は可
能て、こうすることによシ従来の％の周波数の信号を使
用して論理緩急を行なうため、消費電流の低下を実現で
きる。本実施例に於いてはエクスクル−シブオア回路を
使用したが、信号を反転する回路なら、他の回路によっ
ても実施可能である。

【図面の簡単な説明】

第１図は論理緩急の従来例による回路図、第２図は第１
図の論理緩急されない場合の各信号のタイミングチャー
ト、第６図は第１図の論理緩急てれる場合の各信号のタ
イミングチャート、第４図は本発明による回路図、第５
図は第４図の論理緩急され力ｌ／−１場合の各信号のタ
イミングチャート、第６図は第４図の論理緩急はれる場
合の各信号のタイミングチャートである。 １　・・水晶発振子 ２・・・帰還抵抗 ３・・・・ドレイン抵抗 ４　・ゲート容量 ５　　ドレイン容量 ６　　発掘用インバータ ７．８，９，１０．３２　　・インバータ１６．１７　
　　・ＮＯＲ回路 ２４．２５．３３　　・・プルダウン抵抗２！２，２３
．３１　　・　論理緩急設定用スイッチ２７　　分周信
号出力端子 ２６・　論理緩急実行信号入力端子 Ｓ１８・・−％分局信号 Ｓ１９・・・・入分周イｇ号 ８２０・・・メ６分周マスター信号 以　　上 出願人　株式会社　諏訪精工舎 代理人　弁理士　最上　務

Claims (1)

1. 【特許請求の範囲】 １）少なくとも発振回路、分周回路、電源用小型電池か
   ら構成され、前記分周回路の分周比は、該分周回路の出
   力状態を設定す込ことにより決定される電子時計用回路
   に於いて、該分周回路の初段に入力する信号の位相を論
   理的に変えることにより、該分周回路の最終分周比を設
   定することを特徴とする電子時計用回路。 ２）前記分周回路の初段に入力する信号の位相を論理的
   に１８ＣＰ変える特許請求の範囲第１項記載の電子時計
   用回路。