JPS59127298A - シフトレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の孜何分野 本発明は、小型、安′画に構成でき、かつ商運大谷慮の
処理’ｋｕＴ能にしたシフトレジスタに関する。

（１））　　従来技術と問題点 以Ｆ、従来のシフトレジスタに付き、第１図乃至第３図
金柑いて説明する。

第１図並びに第３図は、従来のシフトレジスタの一構成
例を示す図である。図において、１は高速ＲＡ　Ｍ　（
Ｒａｎｄｏｍ　Ａｃｃｅ日ｓ　Ｍｅ＋ｎｏｒｙ）、　　
２はアドレスカウンタ、＋ｌＩ″Ｆｌ乃至ＦＦ４はＤ型
７リツグフロツプ（以ド、フリラグフロッグと称す）、
Ａはデータ入力端子、Ｂはクロック入力端子、Ｃは出力
端子である。

第２図は、第１図の動作説明図であり、同図（ａ）乃至
（ｄ）はそれぞれ１，４３１図のｔａ）乃至（ｄ）点の
波形に対応する。

まず、第１図に示す４ビツトシフトレジスタについて説
明する。

アドレスカウンタ２は、クロック入力端子Ｂから人力す
る第２図（ｂ）のクロックの立上り点において”１”ず
つ計数されるが、その計数値は、第２図（Ｃ）に示すよ
うに０〜３″を１＠口する。

このアドレスカウンタ２の＝を数値は、誦速ＲＡＭＩの
敲込みアドレス並びに読出しアドレスとして、高速ＲＡ
Ｍ１にガロえられている。

高速１（ＡＭ　ｌは、クロック入力端子Ｂから人力する
クロックの立トリで、アドレスカウンタ２からのアドレ
スの・立ｄに、第２゛図（ａ）に示すデータ入力端子Ａ
からのデータをＪ込む。また、旨速ｆ（ＡＭＩは、クロ
ック入力端子Ｂから人力するクロックの豆上りで、上記
動作によりアドレスカウンタ２からのアドレスの位置に
葎込んだデータを第２図ｔｄ）に示すｙ口〈抗出す。

すなわち、この場合、第２図からも明らかな如く、４ビ
ツトシフトレジスタ′ｆｔ構成しているものである。尚
、第１図の構成で８ピツトシフトレジスタｋ　構成した
い場合には、アドレスカウンタ２の計数１直の上限金”
８”に設足すればよい。

ｔｉ、他のシフトレジスタとしては、渠３図に示すよう
に、ノリッグフロッグＦ’ＦＩ乃至ＦＦ’４を多段接続
したものがある。このシフトレジスタは、多段接続され
るクリップノロラグの段故により、そのシフト蛍が決足
される。

しかしながら、かかる従来のシフトレジスタでは、尚速
励作を行わせるために、高速ＲＡＭを用いており、この
高速１（ＡＭの哨費亀力が大きいという欠点を有してい
た。

一！た、ｌ君３図に示すシフトレジスタでは、フリラグ
フロッグを多段接続するため、その構成が犬城比し、薗
俗も尚くなるという欠点を有していた。

（Ｃ）　　発明の目的 本弁明は、かかる従来のシフトレジスタの欠点に鑑み、
小型、表両に構成でき、かつ高速大谷風の処４金町北に
したシフトレジスタを提供すること金目的とする。

ｔｄ）　　発明の構成 本発明は、かかる目的を達成するために、人力データ勿
クロックにしたがってｎビット直・並列を換する直・並
列、＆挨手段、該りロック金１／ｎ分周するｌ／ｎ分周
４．該１／ｎ分周器の出力を入力して順回計数動作を行
う計数手段、該１／ｎ分周器の出力にしたがって、該ｉ
ｔ数手段の計数値が示すアドレスに、載置・並列変換中
段の出力を記憶するとともに、ｄ１／ｎ分周器の出力に
したがって該計数手段が示すアドレスに記憶されている
データ會、並・直列変換手段に出力する記１意素子。

該Ｈ己１意素子からのデータを、該クロックにしたがっ
て順次出力す／）兼・１旺列変侯手段を有することを特
徴とするシフトレジスタでるる。

ｔｅ）発明の実施例 以ド、不発明のシフトレジスタの一果癩列を第４図、！
びにｆＰＪ５図を用いて詳細に説明する。尚、ここでは
、１８ビソトンフトレジスタｅＮにとって説明する。

第４図は、不発明のシフトレジスタの一実施例構成図で
ある。図において、３は直・並列変換器。

４は並・直列変換器、５はｌ／ｎ分周器、６はＲＡＭ。

７はアドレスカウンタである。

第５図は、第４図のＩ助作説明図であり、同図（ａ）乃
至（ｇ）は、第４図の（ａ）点乃至（ｇ）点の波形に対
応する０ データ入力端子Ａから人力した第５図（ａ）に示すデー
タは、順次クロック入力端子Ｂから人力する第５図（ｂ
）に示すクロックにしたがって、直・並列変換６３に人
力される。尚、ここでは、直・並列変換器３は、４ビツ
トシフトＶジスタで構成されており、第５図（ａ）に示
す直列データ金４ビットずつ並列データとして出力する
。すなわち、データ速度は、人力データレートの１／４
におとされることになる。

また、かかるクロック入力端子Ｂから人力する第５図（
１））に示すクロックは、１／ｎ分周器５にて、１／４
分周され、第５図（Ｃ）に示すクロック変換される。そ
、して、このｌ／ｎ分周器５の出力は、ＲＡＭ６の続出
し・磐込み制御信号として、ＲＡＭ６に人力されるとと
もに、アドレスカランタラの計数クロックとしてアドレ
スカランタフに人力される。

アドレスカランタラでは、かかる１／ｎ分周ａ５の出力
（第５図（Ｃ））の立ドジにて計数し、その計数１直：
ｉｉ（ＡＭ６のアドレスとして出力する。尚、ここでは
、アドレスカウンタは０〜３”の計数唾金１幀回するも
のとする。

ＲＡＭ６では、人力するｌ／ｎ分周器５の出力の立上り
にて、アドレスカウンタマで指足されるアドレスに格納
されているｊ−夕を第５図（ｆ）に示すように、抗出し
、該格納されているデータ（！−並列に並°直列変」実
益４に出力する。また、ＲＡＭ６は、入力する１／ｎ分
周器５の出力の立トリにて、アドレスカウンタフで−ｔ
ｊｔＭされるアドレスに、第す図ｔｅ）に示すように直
・並列変換器３の４ビツトデ一タｆｃ冊込まれる。

そし−Ｃ１かかる、亜・直列変換器４に入力され１ヒデ
ータは、第５１随（ｇ）に示す如く、第６図（ｂ）のク
ロヅクにしたがって、出力端子Ｃから順次ｄ出さｎる。

丁なわち、この逓・ｋ列褒侠器４の出力（第５図（ｇ）
）は、第５図（ａ）に示す人力データと同じ速１扼で、
外部に出力される。

尚、ここでは、１８ビツトシフトレジスタをレリにとっ
て説明し、たが、シフト数は、１／ｎ分周器５０分周比
、アドレスヵウンタフの計数埴の設足敢。

直・並列３Ａ、換器３並びに亜・直列＆換器４のシフト
、ｔｌｔｎを任意にとることによジ、種々選ぶことがで
きる。

（ｆ＋　　発明の効果 以上、詳細に説明した如く１本発明のシフトレジスタで
は、入力データを−は、世・仮列変侯して、動作速度全
メモリの最、偽動作速度以ドに速度変換した麦、ｆｌＡ
Ｍどのアクセスを行うため、ｆｌＡＭの動作速度に制限
がなくなって、消Ｒ覗力が小さく、新価なＲＡＭ１匝用
できる。かつ、シフトレジスタの出力データは、入力デ
ータと同じ速度で出力するζ、とができる。

【図面の簡単な説明】

第１図並びに第３図は、従来のシフトレジスタの一構成
例を示す図、第２図は第１図の動作説明図、第４図は本
発明のシフトレジスタの一実施例溝成ＩＡ、第５図は第
４図の動作説明図である。 図中、１は鳩速ＲＡＭ、２並びに７はアドレスカウンタ
、３は直・並列変換器、４は並・直列変換器、　　５　
ｔＢ　１／ｎ分周器、６はＲＡＭ、ＦＦＩ乃至Ｆ’Ｆ４
１’ｉｌ）／ｎフリップフロップ、Ａはデータ入力端子
、Ｂはクロック人力端子、Ｃは出力端子であＦ７　　　
図 第　　２　　図 第３図 第　　４　　図 手続補正書彷式） 持許庁長官殿 １、　ｉ（Ｉ′ｌのｌシ２ｊ− 昭和５７　’ｌ　？、ｔ’ｊ’を判第　）付ａｃｏｓ：
３、）＋ｌｉｌミノ１５ゴｔｌ 事１’ｌとの閏１イ　　　　　↑Ｙ、ｉ’１出ト）１１
人　１（１１１ハ　神４・用県川崎山中１１；ｆｌ＜　
ｌ：□Ｉ・Ｉｌｌ中１０１５市地（５２２）ン１（ろ、
富士通株式会社 ４　代　　理　　人　　　　　ｆ）１す「　神奈川県用
崎市１１り京区１−小１１１中１０１５７Ｂ地５７８−

Claims (1)

1. 【特許請求の範囲】 人力データ全クロックにしたがってｎビット直・並列変
   換する直・並列変換手段、該クロツク全１／ｎ分周する
   １／ｎ分周器、該１／ｎ分周器の出力全人力して＋３ｍ
   回計数動作を何９計数手段、該１／ｎ分周器の出力にし
   たがって、該計数手段のｇ１′故１直が示すアドレスに
   、該直・並列変換手段の出力を記′１はするとともに、
   該１／ｎ分周器の出力にしたがって該計数手段が示すア
   ドレスに記１意され−Ｃいるデータを、並・直列変換す
   段に出力するＨ己憶素子。 該ｄ己１意素子からのデータを、該クロックにしたがっ
   て順次出力する並・直列夏挨十段を有することｔ％ｆＪ
   ｋとするシフトレジスタ。