JPS59124162A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は簿膜トランジスタ（以下ＴＰＴと称す）に於け
る電極構造の改良に関するものである。

〈従来技術〉 ＴＰＴはマトリックス電極構造のＬＣＤ（液晶表示装置
）、ＥＬ（エレクトロルミネッセンス）パネル等に付加
することにより、表示容量の増大や表示品位の向上を期
待することができ、また周辺駆動回路の簡素化も図れる
等多くの利点を有しているため、各方面で鋭意研究開発
が成されているが、それにもかかわらず、今だ実用化に
至っていないのは、ＴＦＴの製造プロセスにおける技術
的困難さや素子の安定性及び信頼性の点て問題があるた
めである。

ＴＰＴは半導体薄膜層にゲート電極とソース・ドレイン
電極及び必要に応じて絶縁薄膜を配設した薄膜構造を有
する。ＴＰＴを構成するソースドレイン電極材料として
必要な条件の主なものは以下の通りである。

（＋）　　半導体膜と良好なオーム接触が得られる材料
であること。

この条件は、トランジスタのソース・ドレイン電極材料
としては不可欠な要因である。仮にオーム接触が不充分
であれば、ソース・ドレイン電極と半導体の接触部で電
圧降下が起り、このため出力電圧が低下する。出力電圧
の低下を防止するためには接触部の電圧降下分だけ駆動
電圧を高くする必要があり、このためゲート電圧が相対
的に高くなってＴＰＴの信頼性が低下する慣れが生じる
。

（２）半導体及び基板との付着力が強い薄膜材針である
こり。

ソース・ドレイン電極膜の付着力が弱い場合には、薄膜
形成時や形成後あるいはソース・ドレイン電極パターン
形成時に膜が剥離する場合がある。このような付着力の
弱い膜の付着強度を増加させるにはプラズマによる基板
表面のクリーニングやイオンブレーティングによる成膜
等、各種の前処理法や成膜法があるが膜形成時の基板温
度を上げるのが最も一般的で容易な方法である。これは
、基板温度を上げることにより、基板面上の吸着ガスや
水分が除去され、清浄な面となることに加えて膜材料と
基板間の化学結合が促進されること等の理由による。し
かしながら、半導体膜の種類や、ソース・ドレイン電極
パターン形成法によっては基板温度の上限が制限される
場合がある。例えば、半導体がテルル（Ｔｅ　）や硫化
カドミウム（ｃａ、Ｓ）等のように比較的蒸気圧の高い
材料である場合や、ソース・ドレイン電極のパターン形
成法がレジストマスクによるリフトオフ法の場合等であ
る。

一般に基板加熱により付着力の向上を図るには、２００
〜２５０°Ｃ程度以」二の基板温度が必要である。

しかし、前述のような蒸気圧の高い半導体材料では、あ
る温度以上加熱すると、半導体膜が蒸発するという問題
がある。また、レジストマスクによるリフトオフ法では
、基板温度が高いとレジストからの放出ガスが増加し膜
に悪影響を及ぼすことに加えてレジストの焼付き現象が
発生し、パターン化することができなくなるという問題
が生じる。従ってこのような場合には、室温かあるいは
低い基板温度（例えば１００℃程度）に於いても充分実
用に耐えるような付着強度を持った薄膜材料を用いるこ
とが必要となる。

（３）前記以外にソース・ドレイン電極材料に必要ｔ「
条件として、一般的であり安価な材料であること及び成
膜が通常のスパッタや蒸着で可能なこと等である。これ
らは製造コストの面から重要である。

以上のような条件を満足するソース・ドレイン電極材料
は非常に限定されたものとなる。例えば、前述した蒸気
圧の高い半導体膜としてＴｅの場合について述べると、
Ｔｅとオーム接触が得られるソース・ドレイン電極とし
ては、金（Ａｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ
）、インジウム（Ｉｎ）が適当であるとされているが、
実際の実験で良好な結果が得られたのは、ＡｕとＮ１で
あった。Ａｕは高価であり付着力も弱いという問題があ
る。従って、Ｔｅを半導体膜にした場合のソース・ドレ
イン電極材料としては、ＡｕよりもＮｉの方が前述の条
件に即している。

以下、半導体膜としてＴｅを使用し、ソース電極膜とし
てＮｉを用いた従来のＴＰＴの製造プロセスについて簡
単に説明する。

第１図は半導体膜としてＴｅｓソース・ドレイン電極と
してＮｉを用いたＴＰＴ素子の電極構造の１例を示す構
成図である。ガラス基板（ｌＯ）上にエツチングのスト
ップ層（１１）を形成する。このストップ層（ｌｌ）と
は、ゲート電極（１２）パターン形成時におけるエツチ
ング雰囲気によりガラス基板（ｌＯ）が浸蝕されるのを
防ぐための保護膜である。この上にタンタル（Ｔａ）膜
をスパッタまたは蒸着により形成する。Ｔａ膜をゲート
電極（１２）としてパターン化した後、ゲート電極（１
２）の必要部のみを陽極酸化処理してゲート絶縁膜（１
３）を形成する。その後、フォトレジストによりリフト
オフ用のマスクを半導体のパターン状に形成し、この上
にＴｅを蒸着する。フォトレジストを除去することによ
り、Ｔｅの半導体膜（１４）が形成される。同様の方法
により、Ｎ１を蒸着してソース電極（１５）とドレイン
電極（１６）を形成する。最後に周囲の雰囲気からＴＰ
Ｔを保護するために保護膜（１７）として酸化アルミニ
ウム（Ａｊｈ０３’）を蒸着する。以上のプロセスによ
りＴＰＴ素子が形成される。上記プロセスにおいて、ソ
ース・ドレイン電極（１５）（１６）を形成する際にソ
ース・ドレイン電極材料であるＮ】の膜厚が薄いと第２
図へに示す如くゲート電極部（１２）（１３）の段差に
より、ソース・ドレイン電極（＋５ＡＸ１６Ａ）と半導
体膜（Ｉ４）の接触が不充分になり、最悪の場合断線を
生じる。一方、第２図（Ｂ）のように、ゲート電極部（
１２）（１３）の段差を埋めるべくソース・ドレイン電
極膜（１５Ｂ）（１６Ｂ）であるＮｉの膜厚を厚くする
と、Ｎ１膜が基板から剥離するという問題がある。これ
は、基板上のＮｉ膜の付着強度が不充分なためである。

従ってＮ１膜の付着強度を増加させるには、基板温度を
上げるのが最も容易な方法であるが、前述した如く、半
導体膜（１４）であるＴｅの蒸気圧が高いこと及びソー
ス・ドレイン電極の（１５）（１Ｇ＋影形成フォトシス
トによるリフトオフ法であるため基板温度は１００°Ｃ
程度にしか昇温することができない。

従って、以上のようなプロセスでは、再現性の良い、特
性の安定したＴＰＴを得ることは非常に困難である。

〈発明の目的〉 本発明は上述の問題に対して非常に有効な解決手段を確
立したものであり、ソース・ドレイン電極構造に新規な
技術を駆使したＴＰＴを提供することを目自勺とする。

〈実施例・効果〉 本発明に係るソース・ドレイン電極構造について説明す
る。

ソース・ドレイン電極膜の付着強度が不充分な場合にお
いて、ソース・ドレイン電極を形成する際にまず半導体
と良好なオーム接触をする材料で第１層膜を形成する。

この第１層膜の膜厚は、オーム接触を得るのに最低必要
な膜厚以上でありかつ二次元的に完全な膜になる手前の
膜厚即ち網目構造が残っている程度の膜厚であり、一般
的には平均膜厚で１０〜７００Ａ程度の範囲内にある比
較的薄い膜でよい。次に常温で薄膜形成しても、充分な
付着強度のある材料で約２００　ＯＡ以上の厚さで第２
層膜を形成する。付着力の大きい材料としては、アルミ
ニウム、鉄、クロム、チタン、モリブデン、マグネシウ
ム、タングステン、タンタル。

ニオブ、ハフニウム、ジルコニウム等がある。またこの
時の膜厚はゲート電極部により断線しない程度の膜厚以
上必要である。尚、第２層目の膜は、第１層目の膜面上
に形成されるが、この他に、第１層目の網目を通して直
接基板上にも形成される。

従って、第２層目の膜は、ゲート電極部の段差による断
線を防ぐ効果のみならず、何着強度の不充分な第１層目
の膜を補強して、全体として付着力の大きいソース・ド
レイン電極にするという効果もある。このように、上記
電極構造によれば、第１層膜で半導体膜との良好なオー
ム接触が得られ、かつ第２層膜で充分な付着強度を維持
しながらゲート部の段差による断線をなくすことが可能
である。従って、前述したソース・ドレイン電極材料と
しての条件を満足する理想的なソース・ドレイ゛　ン電
極が形成される。仮に第２層膜と半導体間がバリヤー接
触になったとしても、キャリアは第１層膜とのオーム接
触部を通して流れるので何ら問題はない。

以下、本発明の１実施例を第３図とともに説明する。

ガラス基板（２０）上にストップ層（２１）としてＴ　
ａ　２０５膜をスパッタにより形成し、この後ゲート電
極材料として２ｏｏｏＸのＴａ膜をスパッタにより堆積
する。Ｔａ膜は弗硝酸系のエツチング液によりパターン
化され、ゲート電極（四となる。この後、ゲート電極（
２２）の必要な部分のみをホウ酸アンモニウム水溶液の
電解液中にて陽極酸化処理し、１３００λのＴａ２０５
膜を形成してこれをゲート絶縁膜（２３）とする。次に
、半導体のパターンを形成するために、リフトオフマス
クを通常の７オトレジストにより形成し、この上に半導
体膜としてＴｅを３０〜１００に蒸着する。この後７オ
トレジストマスクを剥離除去すれば所望のパターン化さ
れた半導体膜（２４）が得られる。次にソース−ドレイ
ン電極用のリフトオフマスクを形成する。そして、第１
層目にソース・ドレイン電極（２５）（２６＋としてＮ
１を２００″Ａ蒸着し、続けて同−真空内で第２層目（
２７）賭としてゲート電極部（２２）＋２３＋の段差の
影響を解消させるためにＡｌ１を３０００λ蒸着する。

これらソース・ドレイン電極膜（２５）（２嘘７）（２
８）形成時の基板温度は室温で良い。この後レジスト膜
を剥離除法してソース・ドレイン電極部＋２５）ｆ２６
）（２７）（２８）を形成する。最後に保護膜（３０）
としてＡｌ２２０３を厚さ３０００Ａ蒸着してＴＰＴを
完成させる。

以上の電極構造によればゲート電極部（２り（四の段差
による断線や膜の剥離の無い良好なソース・ドレイン電
極（２５）（２Ｇ）（２７）（２８）が形成され再現性
の良い、特性の安定したＴＰＴが得られる。

以上の実施例は、半導体としてＴｅソース・ドレイン電
極の第１層膜としてＮ１、第２層膜としてＡｌ２の場合
について説明したが、これら以外の他の材料であっても
、第１層膜が半導体と良好なオーム接触が得られること
及び第２層膜が室温程度の低い基板温度であっても充分
な付着強度が得られること等の条件を満足しておれば、
同様の効果が得られるのはもちろんである。また、本実
施例は、ガラス基板上に形成したＴＰＴの場合であるが
、シリコン（Ｓｉ）基板上やサファイヤ（ＡｈＯ３）基
板上であっても、前述の問題に対しては当然有効である
。

【図面の簡単な説明】 第１図は従来のＴＰＴの構成図である。 第２図へはソース・ドレイン電極膜が薄い場合、同（Ｂ
）は厚い場合の説明図である。 第３図は本発明の１実施例を示すＴＰＴの構成図である
。 ２０　・ガラス基板　　２２　ゲート電極２３　ゲート
絶縁膜　　２４・・半導体膜　　２５第１層目のソース
電極　　２６　第１層目のドレイン電極　　２７　第２
層目のソース電極２８・・−第２層目のドレイン電極

Claims (1)

【特許請求の範囲】
1. １　基板上にゲート電極膜、ゲート絶縁膜、半導体膜及
   びソース・ドレイン電極膜が形成されて成る薄膜トラン
   ジスタにおいて、前記ソース・ドレイン電極膜が、半導
   体とオーム接触の得られる第１層膜と、タンタル、ニオ
   ブ、ハフニウム、アルミニウム、鉄、クロム、チタン、
   モリブデン、マグネシウム、タングステン、ジルコニウ
   ムの内いずれかの材料から成る第２層膜との積層体で構
   成されていることを特徴とする薄膜トランジスタ。