JPS59121969A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
- Publication number
- JPS59121969A JPS59121969A JP57228024A JP22802482A JPS59121969A JP S59121969 A JPS59121969 A JP S59121969A JP 57228024 A JP57228024 A JP 57228024A JP 22802482 A JP22802482 A JP 22802482A JP S59121969 A JPS59121969 A JP S59121969A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- well
- conductivity type
- semiconductor substrate
- cmo8
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＣＭＯ８半導体装置に係り、特にラッチアップ
現象を防止し、高集積化の可能なＣＭＯ８半導体装置に
関する。
現象を防止し、高集積化の可能なＣＭＯ８半導体装置に
関する。
従来の０Ｍ０ＥＩ半導体装置を第１図に示す。Ｐ−半導
体基板／中にＮウェル上を形成し、Ｎウェルダ上にＰ十
不純物領域ｉｏ 、 ｉｔを形成してＰチャンネルＭＯ
８）ランジスタを形成し、Ｐ−半導体基板／上にＮ十不
純物領域ｇ、９を形成してＮチャンネルＭＯ８）ランジ
スタを形成することによりＣＭＯ８半導体装置を構成し
ている。このときのＮウェル上の不純物濃度は第２図に
示すように表面が高く、表面から深く々るにつれて低く
なっている。
体基板／中にＮウェル上を形成し、Ｎウェルダ上にＰ十
不純物領域ｉｏ 、 ｉｔを形成してＰチャンネルＭＯ
８）ランジスタを形成し、Ｐ−半導体基板／上にＮ十不
純物領域ｇ、９を形成してＮチャンネルＭＯ８）ランジ
スタを形成することによりＣＭＯ８半導体装置を構成し
ている。このときのＮウェル上の不純物濃度は第２図に
示すように表面が高く、表面から深く々るにつれて低く
なっている。
このようなＣＭＯ８半導体装置には第１図に示すような
寄生バイポーラトランジスタ２／、λλが存在している
。すなわちＮ十不純物領域ワをエミッタ領域とし、Ｐ−
半導体基板／をベース領域とし。
寄生バイポーラトランジスタ２／、λλが存在している
。すなわちＮ十不純物領域ワをエミッタ領域とし、Ｐ−
半導体基板／をベース領域とし。
Ｎウェル上をコレクタ領域とするＮＰＮバイポーラトラ
ンジスター／と、Ｐ十不純物領域／／をエミッタ領域と
し、Ｎウェル上をベース領域とし、Ｐ−半導体基板／を
コレクタ領域とするＰＮＰバイポーラトランジスタ２．
２である。雑音等により基板電流が発生するとＰ−半導
体基板／の電位が上がり、寄生ＮＰＮバイポーラトラン
ジスタ２／がオン状態になる。この結果、電子がＮウェ
ル弘に注入され、Ｎウェル弘の電位が上がり、寄生ＰＤ
ＰバイポーラトランジスタλΩもオン状態となり、いわ
ゆるラッチアップ現象が生ずる。特にＮウェル弘が第一
図に示すような不純物濃度の場合、ウェル抵抗すｆｘｂ
チＰ Ｎ Ｐバイポーラトランジスタ二のベース抵抗が
高くなるとともに正孔に対して大きな加速電界が与えら
れることに々るため２寄生ＰＮＰバイボーラトランジス
タ二の電流増幅率が極めて大きくなる。したがっていわ
ゆるラッチアップ現象が起きやすくなり１回路の誤動作
を引き起こすという問題があった。これはＣＭＯ８半導
体装置が微細化するにつれ更に顕著になり、ＣＭＯ８半
導体装置の微細化への障害となっていた。
ンジスター／と、Ｐ十不純物領域／／をエミッタ領域と
し、Ｎウェル上をベース領域とし、Ｐ−半導体基板／を
コレクタ領域とするＰＮＰバイポーラトランジスタ２．
２である。雑音等により基板電流が発生するとＰ−半導
体基板／の電位が上がり、寄生ＮＰＮバイポーラトラン
ジスタ２／がオン状態になる。この結果、電子がＮウェ
ル弘に注入され、Ｎウェル弘の電位が上がり、寄生ＰＤ
ＰバイポーラトランジスタλΩもオン状態となり、いわ
ゆるラッチアップ現象が生ずる。特にＮウェル弘が第一
図に示すような不純物濃度の場合、ウェル抵抗すｆｘｂ
チＰ Ｎ Ｐバイポーラトランジスタ二のベース抵抗が
高くなるとともに正孔に対して大きな加速電界が与えら
れることに々るため２寄生ＰＮＰバイボーラトランジス
タ二の電流増幅率が極めて大きくなる。したがっていわ
ゆるラッチアップ現象が起きやすくなり１回路の誤動作
を引き起こすという問題があった。これはＣＭＯ８半導
体装置が微細化するにつれ更に顕著になり、ＣＭＯ８半
導体装置の微細化への障害となっていた。
本発明は上記事情を考慮したもので、ラッチアップ現象
の起きにくい高集積度のＣＭＯ８半導体装置を提供する
ことを目的とする。
の起きにくい高集積度のＣＭＯ８半導体装置を提供する
ことを目的とする。
この目的を達成するた力に１本発明によるＯ Ｍ ＯＳ
半導体装置のウェルは、半導体基板の結晶軸方向とほぼ
平行に不純物イオンをイオン注入することにより１表面
より内部の不純物濃度がより高く形成されていることを
特徴とする。
半導体装置のウェルは、半導体基板の結晶軸方向とほぼ
平行に不純物イオンをイオン注入することにより１表面
より内部の不純物濃度がより高く形成されていることを
特徴とする。
本発明を図示の実施例に基づいて説明する。本実施例に
よるＣＭＯ８半導体装置は、第１図の従来のものと基本
的構造は同じであるが、Ｎウェル弘の不純物濃度が第３
図に実線で示すように表面より深い位置で高いことが特
徴である。第３図に破線で示した不純物濃度の曲線はＬ
ＳＢ理論（Ｊ。
よるＣＭＯ８半導体装置は、第１図の従来のものと基本
的構造は同じであるが、Ｎウェル弘の不純物濃度が第３
図に実線で示すように表面より深い位置で高いことが特
徴である。第３図に破線で示した不純物濃度の曲線はＬ
ＳＢ理論（Ｊ。
Ｌｉｎｄｈａｒｄ ａｎｄ Ｍ 、 ５ｄｎａｒｆｆ
； Ｒｈｙｓ 、ＫｅＶ ／２’１（／ｑＧ／） Ｐ／
−ｇ参照）に従うものであり、これのピーク（Ｒｐ）よ
り深い位置でピーク（Ｒｃｈ ）があるようにするのは
、不純物イオンのチャンネリング現象を利用すればよい
。このチャンネリング現象というのは、打込イオンが基
板格子の配列の間をくぐり抜けて通常の飛程より深く基
板中に入りこむ現象のことである。
； Ｒｈｙｓ 、ＫｅＶ ／２’１（／ｑＧ／） Ｐ／
−ｇ参照）に従うものであり、これのピーク（Ｒｐ）よ
り深い位置でピーク（Ｒｃｈ ）があるようにするのは
、不純物イオンのチャンネリング現象を利用すればよい
。このチャンネリング現象というのは、打込イオンが基
板格子の配列の間をくぐり抜けて通常の飛程より深く基
板中に入りこむ現象のことである。
このようなチャンネリング現象を利用したＣＭＯ８半導
体装置の製造方法の一具体例を第を図に示す。
体装置の製造方法の一具体例を第を図に示す。
面方位（／ｌＯ）のＰ−半導体基板／に酸化膜コを成長
させ、フォトレジスト膜３でＮウェルのパターニングを
おこなう（第１図（θ）。次に酸化Ｍ２をエツチングし
て除去し、Ｐ〜半導体基板／を露出させる。Ｐ−半導体
基板／を露出さぜることば。
させ、フォトレジスト膜３でＮウェルのパターニングを
おこなう（第１図（θ）。次に酸化Ｍ２をエツチングし
て除去し、Ｐ〜半導体基板／を露出させる。Ｐ−半導体
基板／を露出さぜることば。
不純物イオンのチャンネリング現象を起こさせるために
必要である。その後不純物であるリン（旦）を、Ｐ−半
導体基板／のく／１０〉軸に対して平行に打込む（第グ
図−））。その後熱処理を加えてＮウエルグを形成する
（第９図（３））。例えばリン（Ｐ）を加速電位グ００
ＫｅＶ注入量λＸ １０ ”ｃｍ−２の条件でイオン注
入した後、９００℃／！ｉ分の熱処理を加えるとｎウェ
ル弘は表面濃度／×／θ１６ｃ１ｎ−３１位置Ｒｃ１１
での濃度／Ｘ／θ ｆｆｉ、、接合深さ３．０ｐｍと々
る。次にゲー）ｊを形成しフォトレジスト膜ＡでＮウェ
ル弘の上部をおおい、例えば加速電位１ｌ−ＯＫｅＶ
、注入量コ×／θ１５備−２でＮ型不純物をイオン注入
する（第７図（り））。その後、フォトレジストＭ７で
今イオン注入した部分をおおい、例えば加速電位’ＩＯ
Ｋθ■注入量’ Ｘ １０１５ｃＩｎ−２でＰ型不純物
をイオン注入する（第９図（Ｓ））。その後熱処理を加
えて、ＰチャンネルＭＯ８Ｉ−ランジスタのソース、ド
レインであるＰ十不純物領域／／、１０．Ｎチャンネル
ＭＯＳトランジスタのソース、ドレインであるＮ十不純
物領域９．ざ、アルミニウム配線７．２をおこない０Ｍ
Ｏ８半導体装置を形成する（第弘図ＩＡ） ） 。
必要である。その後不純物であるリン（旦）を、Ｐ−半
導体基板／のく／１０〉軸に対して平行に打込む（第グ
図−））。その後熱処理を加えてＮウエルグを形成する
（第９図（３））。例えばリン（Ｐ）を加速電位グ００
ＫｅＶ注入量λＸ １０ ”ｃｍ−２の条件でイオン注
入した後、９００℃／！ｉ分の熱処理を加えるとｎウェ
ル弘は表面濃度／×／θ１６ｃ１ｎ−３１位置Ｒｃ１１
での濃度／Ｘ／θ ｆｆｉ、、接合深さ３．０ｐｍと々
る。次にゲー）ｊを形成しフォトレジスト膜ＡでＮウェ
ル弘の上部をおおい、例えば加速電位１ｌ−ＯＫｅＶ
、注入量コ×／θ１５備−２でＮ型不純物をイオン注入
する（第７図（り））。その後、フォトレジストＭ７で
今イオン注入した部分をおおい、例えば加速電位’ＩＯ
Ｋθ■注入量’ Ｘ １０１５ｃＩｎ−２でＰ型不純物
をイオン注入する（第９図（Ｓ））。その後熱処理を加
えて、ＰチャンネルＭＯ８Ｉ−ランジスタのソース、ド
レインであるＰ十不純物領域／／、１０．Ｎチャンネル
ＭＯＳトランジスタのソース、ドレインであるＮ十不純
物領域９．ざ、アルミニウム配線７．２をおこない０Ｍ
Ｏ８半導体装置を形成する（第弘図ＩＡ） ） 。
このように本実施例により、ＣＭＯ８半導体装置のＮウ
ェル弘の不純物濃度を、第３図に示すように表面より内
部の不純物濃度がより高くなると、寄生ＰＮＰバイポー
ラトランジスタ２２の電流増幅率を著しく小さくするこ
とができる。したがってラッチアップ現象が生じに（い
。
ェル弘の不純物濃度を、第３図に示すように表面より内
部の不純物濃度がより高くなると、寄生ＰＮＰバイポー
ラトランジスタ２２の電流増幅率を著しく小さくするこ
とができる。したがってラッチアップ現象が生じに（い
。
なお、先の実施例ではＮウェルを形成する場合について
述べたが、Ｐウェルを形成する場合にも適用できること
はいうまでもない。また結晶軸もぐ／１０〉軸に限らず
、〈／／２〉軸、＜／／／＞軸、〈１００〉軸等の他の
結晶軸でもよい。
述べたが、Ｐウェルを形成する場合にも適用できること
はいうまでもない。また結晶軸もぐ／１０〉軸に限らず
、〈／／２〉軸、＜／／／＞軸、〈１００〉軸等の他の
結晶軸でもよい。
以上の通り１本発明によれば、寄生バイポーラトランジ
スタの電流増幅率を著しく小さくすることができ、ラッ
チアップ現象を防止できる。したがって半導体装置の微
細化が容易であり、高集積化を図ることができる。更に
本発明によればイオン注入に伴なう結晶欠陥の発生を小
さくすることがそきるため、低温短時間の熱処理でイオ
ン注入層が活性化されるとともに、ウェル基板間の接合
リークも抑制され、信頼性の高いＣＭＯＳ半導体装置を
得ろことができる。
スタの電流増幅率を著しく小さくすることができ、ラッ
チアップ現象を防止できる。したがって半導体装置の微
細化が容易であり、高集積化を図ることができる。更に
本発明によればイオン注入に伴なう結晶欠陥の発生を小
さくすることがそきるため、低温短時間の熱処理でイオ
ン注入層が活性化されるとともに、ウェル基板間の接合
リークも抑制され、信頼性の高いＣＭＯＳ半導体装置を
得ろことができる。
第１図はＯＭ ＯＥ！半導体装置の断面図、第一図は従
来のＣＭＯ８半導体装置のウェルの不純物濃度を示すグ
ラフ、第３図は本発明の一実施例によるＣＭＯ８半導体
装置のウェルの不純物濃度を示すグラフ、第グ図（１）
＋ （−２１、＜３） 、 （４’） 、 （Ｓ）
、 （Ａ）は同装置の製造工程を示す図である。 ／・・・Ｐ−半導体基板１．２・・・酸化物、３．Ａ、
’１・・・フォトレジス）Ｊ［、ｌＩ・・・Ｎウェル、
り・・・ケート、ｇ、ｑ・・・Ｎ 不純物領域、 １０
、 ／／・・・Ｐ十不純物領＋ 域、／２−・・アルミニウム配線。 出願人代理人 猪 股 清第１図 第２図 ｕＫｐＫｃＡｊＥｉ〒［「ハ」 手続補正書 昭和お年 ２月ｌＯＢ。 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年特許願第２２８０２４号 ２、発明の名称 ＣＭＯ８半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７）束原芝浦電気株式会社 ７、補正の対象 明細書 ８、補正の内容 明細書の浄書（内容に変更なし）
来のＣＭＯ８半導体装置のウェルの不純物濃度を示すグ
ラフ、第３図は本発明の一実施例によるＣＭＯ８半導体
装置のウェルの不純物濃度を示すグラフ、第グ図（１）
＋ （−２１、＜３） 、 （４’） 、 （Ｓ）
、 （Ａ）は同装置の製造工程を示す図である。 ／・・・Ｐ−半導体基板１．２・・・酸化物、３．Ａ、
’１・・・フォトレジス）Ｊ［、ｌＩ・・・Ｎウェル、
り・・・ケート、ｇ、ｑ・・・Ｎ 不純物領域、 １０
、 ／／・・・Ｐ十不純物領＋ 域、／２−・・アルミニウム配線。 出願人代理人 猪 股 清第１図 第２図 ｕＫｐＫｃＡｊＥｉ〒［「ハ」 手続補正書 昭和お年 ２月ｌＯＢ。 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年特許願第２２８０２４号 ２、発明の名称 ＣＭＯ８半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７）束原芝浦電気株式会社 ７、補正の対象 明細書 ８、補正の内容 明細書の浄書（内容に変更なし）
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板に第コ導電型のウェルを形成し
、この第コ導電型のウェル上に形成された第７のＭＯＳ
）ランジスタと、前記第１導電型の半導体基板上に形成
された第コのＭＯＳ）ランジスタとで０Ｍ０８回路を構
成したＣＭＯ８半導体装置において。 前記第コ導電型のウェルは、前記第１導電型の半導体基
板の結晶軸方向とほぼ平行に第コ導電型の不純物をイオ
ン注入することにより、表面より内部の不純物濃度の方
がより高いことを特徴とするＣＭＯ８半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228024A JPS59121969A (ja) | 1982-12-28 | 1982-12-28 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228024A JPS59121969A (ja) | 1982-12-28 | 1982-12-28 | Ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121969A true JPS59121969A (ja) | 1984-07-14 |
Family
ID=16869994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228024A Pending JPS59121969A (ja) | 1982-12-28 | 1982-12-28 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121969A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305546A (ja) * | 1987-06-05 | 1988-12-13 | Seiko Instr & Electronics Ltd | 半導体集積回路装置の製造方法 |
| US5247200A (en) * | 1989-02-16 | 1993-09-21 | Kabushiki Kaisha Toshiba | MOSFET input type BiMOS IC device |
| US5767556A (en) * | 1996-02-21 | 1998-06-16 | Nec Corporation | Field effect transistor |
| JP2002131161A (ja) * | 2000-10-27 | 2002-05-09 | Denso Corp | 半導体圧力センサ |
-
1982
- 1982-12-28 JP JP57228024A patent/JPS59121969A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305546A (ja) * | 1987-06-05 | 1988-12-13 | Seiko Instr & Electronics Ltd | 半導体集積回路装置の製造方法 |
| US5247200A (en) * | 1989-02-16 | 1993-09-21 | Kabushiki Kaisha Toshiba | MOSFET input type BiMOS IC device |
| US5767556A (en) * | 1996-02-21 | 1998-06-16 | Nec Corporation | Field effect transistor |
| JP2002131161A (ja) * | 2000-10-27 | 2002-05-09 | Denso Corp | 半導体圧力センサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5978557A (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| JPS59121969A (ja) | Ｃｍｏｓ半導体装置 | |
| JPH11330269A (ja) | ツインウェル形成方法 | |
| TW201121000A (en) | Method for manufacturing semiconductor device | |
| JP3084732B2 (ja) | Ｂｉ―ＣＭＯＳ集積回路の製造方法 | |
| JPS63302562A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH06163576A (ja) | 半導体装置の製造方法 | |
| JP2781989B2 (ja) | 半導体装置の製造方法 | |
| JP3013784B2 (ja) | ＢｉＣＭＯＳ集積回路の製造方法 | |
| JPH104147A (ja) | 半導体素子のウェル形成方法 | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JPH02241057A (ja) | 半導体集積回路の製造方法 | |
| JP3062028B2 (ja) | 半導体装置の製造方法 | |
| JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS5975653A (ja) | 半導体集積回路装置の製造方法 | |
| JPH10242460A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH04142771A (ja) | 半導体装置及びその製造方法 | |
| JP2005072246A (ja) | 半導体装置の製造方法 | |
| JP3077168B2 (ja) | Ｂｉ―ＭＯＳ半導体装置およびその製造方法 | |
| JP2793207B2 (ja) | 半導体装置の製造方法 | |
| JPH04346263A (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 | |
| JPS63144567A (ja) | 半導体装置の製造方法 | |
| JPH01186673A (ja) | 半導体装置 | |
| JPS617664A (ja) | 半導体装置およびその製造方法 | |
| JPH09223746A (ja) | 半導体装置 |