JPH09223746A - 半導体装置 - Google Patents
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- JPH09223746A JPH09223746A JP4959996A JP4959996A JPH09223746A JP H09223746 A JPH09223746 A JP H09223746A JP 4959996 A JP4959996 A JP 4959996A JP 4959996 A JP4959996 A JP 4959996A JP H09223746 A JPH09223746 A JP H09223746A
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Abstract
(57)【要約】
【課題】 周波数特性の高いＰｉＮ型フォトダイオード
とバイポーラトランジスタや、更にはＣＭＯＳトランジ
スタを同一基板上に備えた半導体装置を提供する。 【解決手段】 ＰｉＮ型フォトダイオードと縦型及び横
型バイポーラトランジスタをＰ型基板１上に形成した半
導体装置において、縦型ＮＰＮバイポーラトランジスタ
のコレクタ領域と横型ＰＮＰバイポーラトランジスタの
ベース領域を、アンチモンを用いて形成したＮ+ 埋込み
層２と、該Ｎ+ 埋込み層２の上に形成されたアンチモン
より拡散係数の大きいリンを用いて形成したＮ- 埋込み
層４と、該Ｎ- 埋込み層４に接続されるように形成した
Ｎ型拡散層８とで構成する。これによりＮ- 埋込み層４
とＮ型拡散層８を接続させるための熱工程を短くでき、
ＰｉＮ型フォトダイオードのＮ+ 埋込み層２の低濃度エ
ピタキシャル層６への拡散を小さくし、高い周波数特性
をもたせることができる。
とバイポーラトランジスタや、更にはＣＭＯＳトランジ
スタを同一基板上に備えた半導体装置を提供する。 【解決手段】 ＰｉＮ型フォトダイオードと縦型及び横
型バイポーラトランジスタをＰ型基板１上に形成した半
導体装置において、縦型ＮＰＮバイポーラトランジスタ
のコレクタ領域と横型ＰＮＰバイポーラトランジスタの
ベース領域を、アンチモンを用いて形成したＮ+ 埋込み
層２と、該Ｎ+ 埋込み層２の上に形成されたアンチモン
より拡散係数の大きいリンを用いて形成したＮ- 埋込み
層４と、該Ｎ- 埋込み層４に接続されるように形成した
Ｎ型拡散層８とで構成する。これによりＮ- 埋込み層４
とＮ型拡散層８を接続させるための熱工程を短くでき、
ＰｉＮ型フォトダイオードのＮ+ 埋込み層２の低濃度エ
ピタキシャル層６への拡散を小さくし、高い周波数特性
をもたせることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、周波数特性の高
いＰｉＮ型フォトダイオードと、バイポーラトランジス
タや更にはＣＭＯＳトランジスタを同一基板上に形成し
た半導体装置に関する。
いＰｉＮ型フォトダイオードと、バイポーラトランジス
タや更にはＣＭＯＳトランジスタを同一基板上に形成し
た半導体装置に関する。
【０００２】
【従来の技術】従来、ＰｉＮ型フォトダイオードと縦型
ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポーラ
トランジスタを同一基板上に形成した半導体装置は、図
９に示すように構成されている。図９において、101 は
Ｐ型半導体基板、102 はＮ+ 型埋込み層、103 はＮ- エ
ピタキシャル層、104 はＰ型素子分離拡散層、105 はＮ
型コレクタ拡散層、106 はＮ型ベース拡散層、107 はＮ
型カソード引き出し層、108 はＰ型ベース拡散層、109
はＰ+ 型アノード層、110 はＮ+ 型エミッタ層、111 は
Ｐ+ 型エミッタ層、112 はＰ+ 型コレクタ層、である。
そして、縦型ＮＰＮバイポーラトランジスタのコレクタ
領域は、Ｎ+ 型埋込み層102 とＮ型コレクタ拡散層105
により形成され、横型ＰＮＰバイポーラトランジスタの
ベース領域は、Ｎ+ 型埋込み層102 とＮ型ベース拡散層
106 により形成されている。なお、図においては、Ｐｉ
Ｎ型フォトダイオード領域はＰＤ、縦型ＮＰＮバイポー
ラトランジスタ領域はＮＰＮ、横型ＰＮＰバイポーラト
ランジスタ領域はＬＰＮＰと略記している。
ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポーラ
トランジスタを同一基板上に形成した半導体装置は、図
９に示すように構成されている。図９において、101 は
Ｐ型半導体基板、102 はＮ+ 型埋込み層、103 はＮ- エ
ピタキシャル層、104 はＰ型素子分離拡散層、105 はＮ
型コレクタ拡散層、106 はＮ型ベース拡散層、107 はＮ
型カソード引き出し層、108 はＰ型ベース拡散層、109
はＰ+ 型アノード層、110 はＮ+ 型エミッタ層、111 は
Ｐ+ 型エミッタ層、112 はＰ+ 型コレクタ層、である。
そして、縦型ＮＰＮバイポーラトランジスタのコレクタ
領域は、Ｎ+ 型埋込み層102 とＮ型コレクタ拡散層105
により形成され、横型ＰＮＰバイポーラトランジスタの
ベース領域は、Ｎ+ 型埋込み層102 とＮ型ベース拡散層
106 により形成されている。なお、図においては、Ｐｉ
Ｎ型フォトダイオード領域はＰＤ、縦型ＮＰＮバイポー
ラトランジスタ領域はＮＰＮ、横型ＰＮＰバイポーラト
ランジスタ領域はＬＰＮＰと略記している。
【０００３】また、ＰｉＮ型フォトダイオードと縦型Ｎ
ＰＮバイポーラトランジスタと横型ＰＮＰバイポーラト
ランジスタとＮＭＯＳトランジスタとＰＭＯＳトランジ
スタを同一基板上に形成した半導体装置は、従来は図10
に示すように構成されている。図10において、201 はＰ
型半導体基板、202 はＮ+ 型埋込み層、203 はＰ型埋込
み層、204 はＮ- エピタキシャル層、205 はＰ型素子分
離拡散層、206 はＮ型コレクタ拡散層、207 はＮ型ベー
ス拡散層、208 はＮ型カソード引き出し層、209 はＮ型
ウエル拡散層、210 Ｐ型ウエル層、211 はＰ型ベース拡
散層、212 ゲート酸化膜、213 はゲート電極、214 はＰ
+ 型アノード層、215 はＮ+ 型エミッタ層、216 はＰ+
型エミッタ層、217 はＰ+ 型コレクタ層、218 はＰ+ ソ
ース・ドレイン層、219 はＮ+ ソース・ドレイン層であ
る。そして、縦型ＮＰＮバイポーラトランジスタのコレ
クタ領域は、Ｎ+ 型埋込み層202 とＮ型コレクタ拡散層
206 により形成され、横型ＰＮＰバイポーラトランジス
タのベース領域は、Ｎ+ 型埋込み層202 とＮ型ベース拡
散層207 により形成され、ＰＭＯＳトランジスタのウエ
ル領域はＮ+ 型埋込み層202 とＮ型ウエル拡散層209 に
より形成されている。また、Ｎ型コレクタ拡散層206 と
Ｎ型ウエル拡散層209 は同一工程で形成されている。な
お、図においては、ＮＭＯＳトランジスタはＮＭＯＳ、
ＰＭＯＳトランジスタはＰＭＯＳと略記している。
ＰＮバイポーラトランジスタと横型ＰＮＰバイポーラト
ランジスタとＮＭＯＳトランジスタとＰＭＯＳトランジ
スタを同一基板上に形成した半導体装置は、従来は図10
に示すように構成されている。図10において、201 はＰ
型半導体基板、202 はＮ+ 型埋込み層、203 はＰ型埋込
み層、204 はＮ- エピタキシャル層、205 はＰ型素子分
離拡散層、206 はＮ型コレクタ拡散層、207 はＮ型ベー
ス拡散層、208 はＮ型カソード引き出し層、209 はＮ型
ウエル拡散層、210 Ｐ型ウエル層、211 はＰ型ベース拡
散層、212 ゲート酸化膜、213 はゲート電極、214 はＰ
+ 型アノード層、215 はＮ+ 型エミッタ層、216 はＰ+
型エミッタ層、217 はＰ+ 型コレクタ層、218 はＰ+ ソ
ース・ドレイン層、219 はＮ+ ソース・ドレイン層であ
る。そして、縦型ＮＰＮバイポーラトランジスタのコレ
クタ領域は、Ｎ+ 型埋込み層202 とＮ型コレクタ拡散層
206 により形成され、横型ＰＮＰバイポーラトランジス
タのベース領域は、Ｎ+ 型埋込み層202 とＮ型ベース拡
散層207 により形成され、ＰＭＯＳトランジスタのウエ
ル領域はＮ+ 型埋込み層202 とＮ型ウエル拡散層209 に
より形成されている。また、Ｎ型コレクタ拡散層206 と
Ｎ型ウエル拡散層209 は同一工程で形成されている。な
お、図においては、ＮＭＯＳトランジスタはＮＭＯＳ、
ＰＭＯＳトランジスタはＰＭＯＳと略記している。
【０００４】
【発明が解決しようとする課題】ところで、図９及び図
10に示した従来例において、Ｎ+ 型埋込み層102 ，202
は寄生抵抗を低減させるために、アンチモンを用いて１
Ｅ18cm-3以上の高濃度に形成される。このアンチモンは
拡散係数が小さい。更に、図９に示した従来例において
は、縦型ＮＰＮバイポーラトランジスタのＮ+ 型埋込み
層102 とＮ型コレクタ拡散層105 ，横型ＰＮＰバイポー
ラトランジスタのＮ+ 型埋込み層102 とＮ型ベース拡散
層106 をそれぞれ接続させるため、高温で長時間の拡散
工程が必要になる。同様に図10に示した従来例において
は、縦型ＮＰＮバイポーラトランジスタのＮ+ 型埋込み
層202 とＮ型コレクタ拡散層206 ，横型ＰＮＰバイポー
ラトランジスタのＮ+ 型埋込み層202 とＮ型ベース拡散
層207 ，ＰＭＯＳトランジスタのＮ+ 型埋込み層202 と
Ｎ型ウエル拡散層209 をそれぞれ接続させるため、高温
で長時間の拡散工程が必要になる。この高温、長時間の
拡散工程により、図11のフォトダイオード領域の不純物
プロファイル（図９及び図10におけるＡ−Ａ′線に沿う
不純物プロファイル）に示すように、フォトダイオード
領域のＮ+ 型埋込み層102 ，202 はＮ- エピタキシャル
層側に拡散し、ｉ層となるＮ- エピタキシャル層103 ，
204 の領域Ｘが狭くなってしまう。フォトダイオードの
動作状態ではＮ- エピタキシャル層103 ，204 の領域Ｘ
は空乏化しており、空乏層内で発生したキャリアはドリ
フトにより移動するためキャリアは高速に移動するが、
Ｎ+ 型埋込み層102 ，202 で発生したキャリアは拡散に
より移動するためキャリアの移動スピードが遅い。この
ため、Ｎ- エピタキシャル層103 ，204 の領域Ｘが狭い
とフォトダイオードの周波数特性が劣化し、高速動作が
できなくなるという欠点がある。また、図10に示した従
来例において、ＰＭＯＳトランジスタの耐圧を確保する
ため、Ｎ型ウエル拡散層209 の濃度を１Ｅ16cm-3以上に
する必要があるが、Ｎ型コレクタ拡散層206 とＮ型ウエ
ル拡散層209 を同一工程で形成しているため、Ｎ型コレ
クタ拡散層206 の濃度も１Ｅ16cm-3以上となり、縦型Ｎ
ＰＮバイポーラトランジスタの耐圧が10Ｖ以下と小さく
なるという欠点がある。
10に示した従来例において、Ｎ+ 型埋込み層102 ，202
は寄生抵抗を低減させるために、アンチモンを用いて１
Ｅ18cm-3以上の高濃度に形成される。このアンチモンは
拡散係数が小さい。更に、図９に示した従来例において
は、縦型ＮＰＮバイポーラトランジスタのＮ+ 型埋込み
層102 とＮ型コレクタ拡散層105 ，横型ＰＮＰバイポー
ラトランジスタのＮ+ 型埋込み層102 とＮ型ベース拡散
層106 をそれぞれ接続させるため、高温で長時間の拡散
工程が必要になる。同様に図10に示した従来例において
は、縦型ＮＰＮバイポーラトランジスタのＮ+ 型埋込み
層202 とＮ型コレクタ拡散層206 ，横型ＰＮＰバイポー
ラトランジスタのＮ+ 型埋込み層202 とＮ型ベース拡散
層207 ，ＰＭＯＳトランジスタのＮ+ 型埋込み層202 と
Ｎ型ウエル拡散層209 をそれぞれ接続させるため、高温
で長時間の拡散工程が必要になる。この高温、長時間の
拡散工程により、図11のフォトダイオード領域の不純物
プロファイル（図９及び図10におけるＡ−Ａ′線に沿う
不純物プロファイル）に示すように、フォトダイオード
領域のＮ+ 型埋込み層102 ，202 はＮ- エピタキシャル
層側に拡散し、ｉ層となるＮ- エピタキシャル層103 ，
204 の領域Ｘが狭くなってしまう。フォトダイオードの
動作状態ではＮ- エピタキシャル層103 ，204 の領域Ｘ
は空乏化しており、空乏層内で発生したキャリアはドリ
フトにより移動するためキャリアは高速に移動するが、
Ｎ+ 型埋込み層102 ，202 で発生したキャリアは拡散に
より移動するためキャリアの移動スピードが遅い。この
ため、Ｎ- エピタキシャル層103 ，204 の領域Ｘが狭い
とフォトダイオードの周波数特性が劣化し、高速動作が
できなくなるという欠点がある。また、図10に示した従
来例において、ＰＭＯＳトランジスタの耐圧を確保する
ため、Ｎ型ウエル拡散層209 の濃度を１Ｅ16cm-3以上に
する必要があるが、Ｎ型コレクタ拡散層206 とＮ型ウエ
ル拡散層209 を同一工程で形成しているため、Ｎ型コレ
クタ拡散層206 の濃度も１Ｅ16cm-3以上となり、縦型Ｎ
ＰＮバイポーラトランジスタの耐圧が10Ｖ以下と小さく
なるという欠点がある。
【０００５】本発明は、従来の半導体装置における上記
問題点を解消するためになされたもので、周波数特性の
高いフォトダイオードと、アナログ回路を構成するため
のバイポーラトランジスタや、更にはＣＭＯＳトランジ
スタも同一基板上に構成した半導体装置を提供すること
を目的とする。各請求項記載の発明毎の目的を述べる
と、次の通りである。すなわち、請求項１記載の発明
は、周波数特性の高いフォトダイオードと縦型ＮＰＮバ
イポーラトランジスタと横型ＰＮＰバイポーラトランジ
スタを同一基板上に形成した半導体装置を提供すること
を目的とし、また請求項２記載の発明は、周波数特性の
高いフォトダイオードと縦型ＮＰＮバイポーラトランジ
スタと横型ＰＮＰバイポーラトランジスタとＣＭＯＳト
ランジスタを同一基板上に形成した半導体装置を提供す
ることを目的とし、また請求項３記載の発明は、請求項
１又は２記載の発明において、第１及び第２埋込み層を
効率よく形成するための適切な不純物を提供することを
目的とし、また請求項４記載の発明は、請求項２記載の
発明において、第１及び第２拡散層の適切な不純物濃度
を提供することを目的とする。
問題点を解消するためになされたもので、周波数特性の
高いフォトダイオードと、アナログ回路を構成するため
のバイポーラトランジスタや、更にはＣＭＯＳトランジ
スタも同一基板上に構成した半導体装置を提供すること
を目的とする。各請求項記載の発明毎の目的を述べる
と、次の通りである。すなわち、請求項１記載の発明
は、周波数特性の高いフォトダイオードと縦型ＮＰＮバ
イポーラトランジスタと横型ＰＮＰバイポーラトランジ
スタを同一基板上に形成した半導体装置を提供すること
を目的とし、また請求項２記載の発明は、周波数特性の
高いフォトダイオードと縦型ＮＰＮバイポーラトランジ
スタと横型ＰＮＰバイポーラトランジスタとＣＭＯＳト
ランジスタを同一基板上に形成した半導体装置を提供す
ることを目的とし、また請求項３記載の発明は、請求項
１又は２記載の発明において、第１及び第２埋込み層を
効率よく形成するための適切な不純物を提供することを
目的とし、また請求項４記載の発明は、請求項２記載の
発明において、第１及び第２拡散層の適切な不純物濃度
を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、ＰｉＮ型フォトダイオード
と縦型バイポーラトランジスタと横型バイポーラトラン
ジスタを同一基板上に備えた半導体装置において、少な
くとも縦型バイポーラトランジスタのコレクタ領域と横
型バイポーラトランジスタのベース領域は、第１導電型
の第１埋込み層と、前記第１埋込み層の上に形成され、
前記第１埋込み層を形成する不純物より拡散係数が大き
い不純物により形成された第１導電型の第２埋込み層
と、前記第２埋込み層に接続されるように形成された第
１導電型の第１拡散層とで構成するものである。これに
より第２埋込み層と第１拡散層を接続させるための熱工
程を短くでき、ＰｉＮ型フォトダイオードの第１導電型
の第１埋込み層の低濃度エピタキシャル層側への拡散を
小さくでき、ＰｉＮ型フォトダイオードの低濃度エピタ
キシャル層からなるｉ層の領域を大きくでき、高い周波
数特性をもったＰｉＮ型フォトダイオードと縦型バイポ
ーラトランジスタと横型バイポーラトランジスタを同一
基板上に形成した半導体装置を実現することができる。
め、請求項１記載の発明は、ＰｉＮ型フォトダイオード
と縦型バイポーラトランジスタと横型バイポーラトラン
ジスタを同一基板上に備えた半導体装置において、少な
くとも縦型バイポーラトランジスタのコレクタ領域と横
型バイポーラトランジスタのベース領域は、第１導電型
の第１埋込み層と、前記第１埋込み層の上に形成され、
前記第１埋込み層を形成する不純物より拡散係数が大き
い不純物により形成された第１導電型の第２埋込み層
と、前記第２埋込み層に接続されるように形成された第
１導電型の第１拡散層とで構成するものである。これに
より第２埋込み層と第１拡散層を接続させるための熱工
程を短くでき、ＰｉＮ型フォトダイオードの第１導電型
の第１埋込み層の低濃度エピタキシャル層側への拡散を
小さくでき、ＰｉＮ型フォトダイオードの低濃度エピタ
キシャル層からなるｉ層の領域を大きくでき、高い周波
数特性をもったＰｉＮ型フォトダイオードと縦型バイポ
ーラトランジスタと横型バイポーラトランジスタを同一
基板上に形成した半導体装置を実現することができる。
【０００７】請求項２記載の発明は、ＰｉＮ型フォトダ
イオードと縦型バイポーラトランジスタと横型バイポー
ラトランジスタとＣＭＯＳトランジスタを同一基板上に
備えた半導体装置において、少なくとも縦型バイポーラ
トランジスタのコレクタ領域と横型バイポーラトランジ
スタのベース領域は、第１導電型の第１埋込み層と、前
記第１埋込み層の上に形成され、前記第１埋込み層を形
成する不純物より拡散係数が大きい不純物により形成さ
れた第１導電型の第２埋込み層と、前記第２埋込み層に
接続されるように形成された第１導電型の第１拡散層と
で構成され、且つ少なくとも第２導電型のＭＯＳトラン
ジスタのウエル領域は、前記第１埋込み層と、前記第２
埋込み層と、前記第２埋込み層に接続されるように形成
された第１導電型の第２拡散層とで構成するものであ
る。これにより、請求項１記載の発明と同様に高い周波
数特性をもったＰｉＮ型フォトダイオードが得られると
共に、第２導電型のＭＯＳトランジスタのウエル領域を
形成する第１導電型の第２拡散層の濃度と、縦型バイポ
ーラトランジスタのコレクタ領域と横型バイポーラトラ
ンジスタのベース領域を形成する第１導電型の第１拡散
層の濃度とを異なるように形成することができるため、
第２導電型のＭＯＳトランジスタと縦型バイポーラトラ
ンジスタ、横型バイポーラトランジスタの特性を別々に
設定することができ、縦型バイポーラトランジスタの耐
圧を10Ｖ以上に高くできる。したがって、高い周波数特
性をもったＰｉＮ型フォトダイオードと高い耐圧の縦型
バイポーラトランジスタと横型バイポーラトランジスタ
とＣＭＯＳトランジスタとを同一基板上に形成した半導
体装置を実現することができる。
イオードと縦型バイポーラトランジスタと横型バイポー
ラトランジスタとＣＭＯＳトランジスタを同一基板上に
備えた半導体装置において、少なくとも縦型バイポーラ
トランジスタのコレクタ領域と横型バイポーラトランジ
スタのベース領域は、第１導電型の第１埋込み層と、前
記第１埋込み層の上に形成され、前記第１埋込み層を形
成する不純物より拡散係数が大きい不純物により形成さ
れた第１導電型の第２埋込み層と、前記第２埋込み層に
接続されるように形成された第１導電型の第１拡散層と
で構成され、且つ少なくとも第２導電型のＭＯＳトラン
ジスタのウエル領域は、前記第１埋込み層と、前記第２
埋込み層と、前記第２埋込み層に接続されるように形成
された第１導電型の第２拡散層とで構成するものであ
る。これにより、請求項１記載の発明と同様に高い周波
数特性をもったＰｉＮ型フォトダイオードが得られると
共に、第２導電型のＭＯＳトランジスタのウエル領域を
形成する第１導電型の第２拡散層の濃度と、縦型バイポ
ーラトランジスタのコレクタ領域と横型バイポーラトラ
ンジスタのベース領域を形成する第１導電型の第１拡散
層の濃度とを異なるように形成することができるため、
第２導電型のＭＯＳトランジスタと縦型バイポーラトラ
ンジスタ、横型バイポーラトランジスタの特性を別々に
設定することができ、縦型バイポーラトランジスタの耐
圧を10Ｖ以上に高くできる。したがって、高い周波数特
性をもったＰｉＮ型フォトダイオードと高い耐圧の縦型
バイポーラトランジスタと横型バイポーラトランジスタ
とＣＭＯＳトランジスタとを同一基板上に形成した半導
体装置を実現することができる。
【０００８】請求項３記載の発明は、請求項１又は２記
載の半導体装置において、前記第１埋込み層は不純物と
してアンチモンを用いて形成され、前記第２埋込み層は
不純物としてリンを用いて形成するものである。これに
より、効率よく、高い周波数特性をもったＰｉＮ型フォ
トダイオードと縦型バイポーラトランジスタと横型バイ
ポーラトランジスタ、更にはＣＭＯＳトランジスタを同
一基板上に形成した半導体装置を実現することができ
る。また請求項４記載の発明は、請求項２記載の半導体
装置において、前記第１拡散層の不純物濃度は１Ｅ16cm
-3以下とし、前記第２拡散層の不純物濃度は１Ｅ16cm-3
以上とするものである。これにより、効率よく、高い周
波数特性をもったＰｉＮ型フォトダイオードと耐圧の高
い縦型バイポーラトランジスタと横型バイポーラトラン
ジスタとＣＭＯＳトランジスタとを同一基板上に形成し
た半導体装置を実現することができる。
載の半導体装置において、前記第１埋込み層は不純物と
してアンチモンを用いて形成され、前記第２埋込み層は
不純物としてリンを用いて形成するものである。これに
より、効率よく、高い周波数特性をもったＰｉＮ型フォ
トダイオードと縦型バイポーラトランジスタと横型バイ
ポーラトランジスタ、更にはＣＭＯＳトランジスタを同
一基板上に形成した半導体装置を実現することができ
る。また請求項４記載の発明は、請求項２記載の半導体
装置において、前記第１拡散層の不純物濃度は１Ｅ16cm
-3以下とし、前記第２拡散層の不純物濃度は１Ｅ16cm-3
以上とするものである。これにより、効率よく、高い周
波数特性をもったＰｉＮ型フォトダイオードと耐圧の高
い縦型バイポーラトランジスタと横型バイポーラトラン
ジスタとＣＭＯＳトランジスタとを同一基板上に形成し
た半導体装置を実現することができる。
【０００９】
【発明の実施の形態】次に実施の形態について説明す
る。まず第１の実施の形態を図１〜図４に示す製造工程
図に基づいて説明する。この実施の形態は、ＰｉＮ型フ
ォトダイオードと縦型ＮＰＮバイポーラトランジスタと
横型ＰＮＰバイポーラトランジスタと縦型ＰＮＰバイポ
ーラトランジスタを同一基板上に構成するもので、請求
項１及び３記載の発明に対応するものである。まず、図
１に示すように、Ｐ型基板１のＰｉＮ型フォトダイオー
ド領域、縦型ＮＰＮバイポーラトランジスタ領域、横型
ＰＮＰバイポーラトランジスタ領域、縦型ＰＮＰバイポ
ーラトランジスタ領域に、アンチモンを拡散させＮ+ 埋
込み層２を形成する。このＮ+ 埋込み層２は寄生抵抗の
低減のため、表面濃度で１Ｅ19cm-3以上に形成し、最終
的には１Ｅ18cm-3以上の高濃度に形成される。次に、Ｐ
ｉＮ型フォトダイオードのカソード引き上げ領域、縦型
ＮＰＮバイポーラトランジスタ領域、横型ＰＮＰバイポ
ーラトランジスタ領域にＮ- 埋込み層４を形成するため
に、リンを加速電圧50〜150 KeＶ，ドーズ量１Ｅ13〜１
Ｅ15cm-2でイオン注入する。次に、素子分離領域にＰ型
素子分離埋込み層３を、縦型ＰＮＰバイポーラトランジ
スタ領域にコレクタ埋込み層となるＰ型埋込み層５を形
成するためのイオン注入を行う。なお、図において、縦
型ＰＮＰバイポーラトランジスタ領域はＶＰＮＰと略記
することとする。
る。まず第１の実施の形態を図１〜図４に示す製造工程
図に基づいて説明する。この実施の形態は、ＰｉＮ型フ
ォトダイオードと縦型ＮＰＮバイポーラトランジスタと
横型ＰＮＰバイポーラトランジスタと縦型ＰＮＰバイポ
ーラトランジスタを同一基板上に構成するもので、請求
項１及び３記載の発明に対応するものである。まず、図
１に示すように、Ｐ型基板１のＰｉＮ型フォトダイオー
ド領域、縦型ＮＰＮバイポーラトランジスタ領域、横型
ＰＮＰバイポーラトランジスタ領域、縦型ＰＮＰバイポ
ーラトランジスタ領域に、アンチモンを拡散させＮ+ 埋
込み層２を形成する。このＮ+ 埋込み層２は寄生抵抗の
低減のため、表面濃度で１Ｅ19cm-3以上に形成し、最終
的には１Ｅ18cm-3以上の高濃度に形成される。次に、Ｐ
ｉＮ型フォトダイオードのカソード引き上げ領域、縦型
ＮＰＮバイポーラトランジスタ領域、横型ＰＮＰバイポ
ーラトランジスタ領域にＮ- 埋込み層４を形成するため
に、リンを加速電圧50〜150 KeＶ，ドーズ量１Ｅ13〜１
Ｅ15cm-2でイオン注入する。次に、素子分離領域にＰ型
素子分離埋込み層３を、縦型ＰＮＰバイポーラトランジ
スタ領域にコレクタ埋込み層となるＰ型埋込み層５を形
成するためのイオン注入を行う。なお、図において、縦
型ＰＮＰバイポーラトランジスタ領域はＶＰＮＰと略記
することとする。
【００１０】その後、図２に示すように、Ｎ- エピタキ
シャル層６を濃度１Ｅ12〜１Ｅ14cm-3，膜厚８〜12μｍ
に形成する。このＮ- エピタキシャル層６は低濃度に形
成され、最終的にはＰｉＮ型フォトダイオードのｉ層と
なる。次に、素子分離領域にＰ型素子分離拡散層７を、
縦型ＮＰＮバイポーラトランジスタ領域と横型ＰＮＰバ
イポーラトランジスタ領域にＮ型拡散層８を、縦型ＰＮ
Ｐバイポーラトランジスタ領域にＰ型コレクタ拡散層９
を、ＰｉＮ型フォトダイオードのカソード引き出し領域
にＮ型カソード引き出し層10を、縦型ＮＰＮバイポーラ
トランジスタのコレクタ引き出し領域にＮ型コレクタ引
き出し層11を、横型ＰＮＰバイポーラトランジスタのベ
ース引き出し領域にＮ型ベース引き出し層12を、縦型Ｐ
ＮＰバイポーラトランジスタのコレクタ引き出し領域に
Ｐ型コレクタ引き出し層13を、それぞれ形成するための
イオン注入を行う。ここで、Ｎ型拡散層８を形成するた
めのイオン注入にはリンを使用し、最終的には濃度が１
Ｅ16cm-3以下になるように形成する。また、Ｐ型コレク
タ拡散層９のイオン注入にはボロンを使用し、最終的に
は濃度が１Ｅ16cm-3以下になるように形成する。また、
Ｎ型カソード引き出し層10とＮ型コレクタ引き出し層11
とＮ型ベース引き出し層12は、同時にイオン注入を行っ
て形成してもよい。
シャル層６を濃度１Ｅ12〜１Ｅ14cm-3，膜厚８〜12μｍ
に形成する。このＮ- エピタキシャル層６は低濃度に形
成され、最終的にはＰｉＮ型フォトダイオードのｉ層と
なる。次に、素子分離領域にＰ型素子分離拡散層７を、
縦型ＮＰＮバイポーラトランジスタ領域と横型ＰＮＰバ
イポーラトランジスタ領域にＮ型拡散層８を、縦型ＰＮ
Ｐバイポーラトランジスタ領域にＰ型コレクタ拡散層９
を、ＰｉＮ型フォトダイオードのカソード引き出し領域
にＮ型カソード引き出し層10を、縦型ＮＰＮバイポーラ
トランジスタのコレクタ引き出し領域にＮ型コレクタ引
き出し層11を、横型ＰＮＰバイポーラトランジスタのベ
ース引き出し領域にＮ型ベース引き出し層12を、縦型Ｐ
ＮＰバイポーラトランジスタのコレクタ引き出し領域に
Ｐ型コレクタ引き出し層13を、それぞれ形成するための
イオン注入を行う。ここで、Ｎ型拡散層８を形成するた
めのイオン注入にはリンを使用し、最終的には濃度が１
Ｅ16cm-3以下になるように形成する。また、Ｐ型コレク
タ拡散層９のイオン注入にはボロンを使用し、最終的に
は濃度が１Ｅ16cm-3以下になるように形成する。また、
Ｎ型カソード引き出し層10とＮ型コレクタ引き出し層11
とＮ型ベース引き出し層12は、同時にイオン注入を行っ
て形成してもよい。
【００１１】その後、図３に示すように、熱拡散を行う
ことにより、Ｎ+ 埋込み層２，Ｎ-埋込み層４，Ｐ型素
子分離埋込み層３，Ｐ型埋込み層５，Ｐ型素子分離拡散
層７，Ｎ型拡散層８，Ｐ型コレクタ拡散層９，Ｎ型カソ
ード引き出し層10，Ｎ型コレクタ引き出し層11，Ｎ型ベ
ース引き出し層12，Ｐ型コレクタ引き出し層13が形成さ
れる。ここでＮ- 埋込み層４とＮ型拡散層８，Ｎ- 埋込
み層４とＮ型カソード引き出し層10，Ｐ型素子分離埋込
み層３とＰ型素子分離拡散層７，Ｐ型埋込み層５とＰ型
コレクタ拡散層９が、それぞれ接続されるように形成さ
れるが、Ｎ- 埋込み層４はリンで形成されているため、
アンチモンに比べ拡散係数が大きく熱拡散の時間を短く
できる。例えば、従来1000〜1150℃，2000〜3000分の熱
拡散が必要であったものが、1000〜1150℃，600 〜1200
分の熱拡散で十分である。このため、ＰｉＮ型フォトダ
イオード領域のＮ+ 埋込み層２のＮ- エピタキシャル層
６側への拡散が小さくなり、ＰｉＮ型フォトダイオード
のｉ層（Ｎ- エピタキシャル層６）の領域を大きく形成
することができる。これにより、ＰｉＮ型フォトダイオ
ードの周波数特性を向上させることができる。また、Ｎ
型拡散層８，Ｐ型コレクタ拡散層９は濃度が１Ｅ16cm-3
以下に形成され、Ｎ+ 埋込み層２は１Ｅ18cm-3以上に形
成される。
ことにより、Ｎ+ 埋込み層２，Ｎ-埋込み層４，Ｐ型素
子分離埋込み層３，Ｐ型埋込み層５，Ｐ型素子分離拡散
層７，Ｎ型拡散層８，Ｐ型コレクタ拡散層９，Ｎ型カソ
ード引き出し層10，Ｎ型コレクタ引き出し層11，Ｎ型ベ
ース引き出し層12，Ｐ型コレクタ引き出し層13が形成さ
れる。ここでＮ- 埋込み層４とＮ型拡散層８，Ｎ- 埋込
み層４とＮ型カソード引き出し層10，Ｐ型素子分離埋込
み層３とＰ型素子分離拡散層７，Ｐ型埋込み層５とＰ型
コレクタ拡散層９が、それぞれ接続されるように形成さ
れるが、Ｎ- 埋込み層４はリンで形成されているため、
アンチモンに比べ拡散係数が大きく熱拡散の時間を短く
できる。例えば、従来1000〜1150℃，2000〜3000分の熱
拡散が必要であったものが、1000〜1150℃，600 〜1200
分の熱拡散で十分である。このため、ＰｉＮ型フォトダ
イオード領域のＮ+ 埋込み層２のＮ- エピタキシャル層
６側への拡散が小さくなり、ＰｉＮ型フォトダイオード
のｉ層（Ｎ- エピタキシャル層６）の領域を大きく形成
することができる。これにより、ＰｉＮ型フォトダイオ
ードの周波数特性を向上させることができる。また、Ｎ
型拡散層８，Ｐ型コレクタ拡散層９は濃度が１Ｅ16cm-3
以下に形成され、Ｎ+ 埋込み層２は１Ｅ18cm-3以上に形
成される。
【００１２】その後、図４に示すように、フィールド酸
化膜14を形成した後、ＰｉＮ型フォトダイオード領域に
Ｐ+ 型アノード層17を形成し、縦型ＮＰＮバイポーラト
ランジスタ領域にＰ型ベース層15とＮ+ 型エミッタ層18
を形成し、縦型ＰＮＰバイポーラトランジスタ領域にＮ
型ベース層16を形成し、横型ＰＮＰバイポーラトランジ
スタと縦型ＰＮＰバイポーラトランジスタ領域にＰ+ 型
エミッタ層19を形成し、横型ＰＮＰバイポーラトランジ
スタ領域にＰ+ 型コレクタ層20を形成する。また、Ｐ+
型アノード層17とＰ+ 型エミッタ層19とＰ+ 型コレクタ
層20及び縦型ＮＰＮバイポーラトランジスタの外部ベー
ス領域（図示せず）のＰ+ 層は同時に形成してもよく、
Ｎ+ 型エミッタ層18と縦型ＰＮＰバイポーラトランジス
タの外部ベース領域（図示せず）のＮ+ 層を同時に形成
してもよい。これにより、ＰｉＮ型フォトダイオードと
縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポ
ーラトランジスタと縦型ＰＮＰバイポーラトランジスタ
を、Ｐ型基板上に形成した半導体装置が完成する。
化膜14を形成した後、ＰｉＮ型フォトダイオード領域に
Ｐ+ 型アノード層17を形成し、縦型ＮＰＮバイポーラト
ランジスタ領域にＰ型ベース層15とＮ+ 型エミッタ層18
を形成し、縦型ＰＮＰバイポーラトランジスタ領域にＮ
型ベース層16を形成し、横型ＰＮＰバイポーラトランジ
スタと縦型ＰＮＰバイポーラトランジスタ領域にＰ+ 型
エミッタ層19を形成し、横型ＰＮＰバイポーラトランジ
スタ領域にＰ+ 型コレクタ層20を形成する。また、Ｐ+
型アノード層17とＰ+ 型エミッタ層19とＰ+ 型コレクタ
層20及び縦型ＮＰＮバイポーラトランジスタの外部ベー
ス領域（図示せず）のＰ+ 層は同時に形成してもよく、
Ｎ+ 型エミッタ層18と縦型ＰＮＰバイポーラトランジス
タの外部ベース領域（図示せず）のＮ+ 層を同時に形成
してもよい。これにより、ＰｉＮ型フォトダイオードと
縦型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポ
ーラトランジスタと縦型ＰＮＰバイポーラトランジスタ
を、Ｐ型基板上に形成した半導体装置が完成する。
【００１３】次に、第２の実施の形態を図５〜図８の製
造工程図に基づいて説明する。この実施の形態は、Ｐｉ
Ｎ型フォトダイオードと縦型ＮＰＮバイポーラトランジ
スタと横型ＰＮＰバイポーラトランジスタと縦型ＰＮＰ
バイポーラトランジスタとＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとを、同一基板上に形成するもので、
請求項２及び４記載の発明に対応するものである。ま
ず、図５に示すように、Ｐ型基板21のＰｉＮ型フォトダ
イオード領域、縦型ＮＰＮバイポーラトランジスタ領
域、横型ＰＮＰバイポーラトランジスタ領域、縦型ＰＮ
Ｐバイポーラトランジスタ領域、ＰＭＯＳ領域及びＮＭ
ＯＳ領域にアンチモンを拡散させＮ+ 埋込み層22を形成
する。このＮ+ 埋込み層22は寄生抵抗の低減のため表面
濃度で１Ｅ19cm-3以上に形成し、最終的には１Ｅ18cm-3
以上の高濃度に形成される。次に、ＰｉＮ型フォトダイ
オードのカソード引き上げ領域、縦型ＮＰＮバイポーラ
トランジスタ領域、横型ＰＮＰバイポーラトランジスタ
領域、ＰＭＯＳトランジスタ領域にＮ- 埋込み層24を形
成するために、リンを加速電圧50〜150 KeＶ，ドーズ量
１Ｅ13〜１Ｅ15cm-2でイオン注入する。次に、素子分離
領域にＰ型素子分離埋込み層23を縦型ＰＮＰバイポーラ
トランジスタ領域とＮＭＯＳトランジスタ領域に、それ
ぞれコレクタ埋込み層、ウエル埋込み層となるＰ型埋込
み層25を形成するためのイオン注入を行う。
造工程図に基づいて説明する。この実施の形態は、Ｐｉ
Ｎ型フォトダイオードと縦型ＮＰＮバイポーラトランジ
スタと横型ＰＮＰバイポーラトランジスタと縦型ＰＮＰ
バイポーラトランジスタとＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとを、同一基板上に形成するもので、
請求項２及び４記載の発明に対応するものである。ま
ず、図５に示すように、Ｐ型基板21のＰｉＮ型フォトダ
イオード領域、縦型ＮＰＮバイポーラトランジスタ領
域、横型ＰＮＰバイポーラトランジスタ領域、縦型ＰＮ
Ｐバイポーラトランジスタ領域、ＰＭＯＳ領域及びＮＭ
ＯＳ領域にアンチモンを拡散させＮ+ 埋込み層22を形成
する。このＮ+ 埋込み層22は寄生抵抗の低減のため表面
濃度で１Ｅ19cm-3以上に形成し、最終的には１Ｅ18cm-3
以上の高濃度に形成される。次に、ＰｉＮ型フォトダイ
オードのカソード引き上げ領域、縦型ＮＰＮバイポーラ
トランジスタ領域、横型ＰＮＰバイポーラトランジスタ
領域、ＰＭＯＳトランジスタ領域にＮ- 埋込み層24を形
成するために、リンを加速電圧50〜150 KeＶ，ドーズ量
１Ｅ13〜１Ｅ15cm-2でイオン注入する。次に、素子分離
領域にＰ型素子分離埋込み層23を縦型ＰＮＰバイポーラ
トランジスタ領域とＮＭＯＳトランジスタ領域に、それ
ぞれコレクタ埋込み層、ウエル埋込み層となるＰ型埋込
み層25を形成するためのイオン注入を行う。
【００１４】その後、図６に示すように、Ｎ- エピタキ
シャル層26を濃度１Ｅ12〜１Ｅ14cm-3，膜厚８〜12μｍ
に形成する。このＮ- エピタキシャル層26は低濃度に形
成され、最終的にはＰｉＮ型フォトダイオードのｉ層と
なる。次に、素子分離領域にＰ型素子分離拡散層27を、
縦型ＮＰＮバイポーラトランジスタ領域と横型ＰＮＰバ
イポーラトランジスタ領域にＮ型拡散層28を、縦型ＰＮ
Ｐバイポーラトランジスタ領域にＰ型コレクタ拡散層29
を、ＰｉＮ型フォトダイオードのカソード引き出し領域
にＮ型カソード引き出し層30を、縦型ＮＰＮバイポーラ
トランジスタのコレクタ引き出し領域にＮ型コレクタ引
き出し層31を、横型ＰＮＰバイポーラトランジスタのベ
ース引き出し領域にＮ型ベース引き出し層32を、縦型Ｐ
ＮＰバイポーラトランジスタのコレクタ引き出し領域に
Ｐ型コレクタ引き出し層33を、ＰＭＯＳトランジスタ領
域にＮ型ウエル拡散層34を、ＮＭＯＳトランジスタ領域
にＰ型ウエル拡散層35を、それぞれ形成するためのイオ
ン注入を行う。ここで、Ｎ型拡散層28を形成するための
イオン注入にはリンを使用し、最終的には濃度が１Ｅ16
cm-3以下になるように形成し、Ｎ型ウエル拡散層34を形
成するためのイオン注入にはリンを使用し、最終的には
濃度が１Ｅ16cm-3以上になるように形成する。また、Ｐ
型コレクタ拡散層29のイオン注入にはボロンを使用し、
最終的には濃度が１Ｅ16cm-3以下になるように形成し、
Ｐ型ウエル拡散層35を形成するためのイオン注入にはボ
ロンを使用し、最終的には濃度が１Ｅ16cm-3以上になる
ように形成する。また、Ｎ型カソード引き出し層30とＮ
型コレクタ引き出し層31とＮ型ベース引き出し層32は、
同時にイオン注入を行って形成してもよい。
シャル層26を濃度１Ｅ12〜１Ｅ14cm-3，膜厚８〜12μｍ
に形成する。このＮ- エピタキシャル層26は低濃度に形
成され、最終的にはＰｉＮ型フォトダイオードのｉ層と
なる。次に、素子分離領域にＰ型素子分離拡散層27を、
縦型ＮＰＮバイポーラトランジスタ領域と横型ＰＮＰバ
イポーラトランジスタ領域にＮ型拡散層28を、縦型ＰＮ
Ｐバイポーラトランジスタ領域にＰ型コレクタ拡散層29
を、ＰｉＮ型フォトダイオードのカソード引き出し領域
にＮ型カソード引き出し層30を、縦型ＮＰＮバイポーラ
トランジスタのコレクタ引き出し領域にＮ型コレクタ引
き出し層31を、横型ＰＮＰバイポーラトランジスタのベ
ース引き出し領域にＮ型ベース引き出し層32を、縦型Ｐ
ＮＰバイポーラトランジスタのコレクタ引き出し領域に
Ｐ型コレクタ引き出し層33を、ＰＭＯＳトランジスタ領
域にＮ型ウエル拡散層34を、ＮＭＯＳトランジスタ領域
にＰ型ウエル拡散層35を、それぞれ形成するためのイオ
ン注入を行う。ここで、Ｎ型拡散層28を形成するための
イオン注入にはリンを使用し、最終的には濃度が１Ｅ16
cm-3以下になるように形成し、Ｎ型ウエル拡散層34を形
成するためのイオン注入にはリンを使用し、最終的には
濃度が１Ｅ16cm-3以上になるように形成する。また、Ｐ
型コレクタ拡散層29のイオン注入にはボロンを使用し、
最終的には濃度が１Ｅ16cm-3以下になるように形成し、
Ｐ型ウエル拡散層35を形成するためのイオン注入にはボ
ロンを使用し、最終的には濃度が１Ｅ16cm-3以上になる
ように形成する。また、Ｎ型カソード引き出し層30とＮ
型コレクタ引き出し層31とＮ型ベース引き出し層32は、
同時にイオン注入を行って形成してもよい。
【００１５】その後、図７に示すように、熱拡散を行う
ことにより、Ｎ+ 埋込み層22，Ｎ-埋込み層24，Ｐ型素
子分離埋込み層23，Ｐ型埋込み層25，Ｐ型素子分離拡散
層27，Ｎ型拡散層28，Ｐ型コレクタ拡散層29，Ｎ型カソ
ード引き出し層30，Ｎ型コレクタ引き出し層31，Ｎ型ベ
ース引き出し層32，Ｐ型コレクタ引き出し層33，Ｎ型ウ
エル拡散層34，Ｐ型ウエル拡散層35が形成される。ここ
でＮ- 埋込み層24とＮ型拡散層28，Ｎ- 埋込み層24とＮ
型カソード引き出し層30，Ｎ- 埋込み層24とＮ型ウエル
拡散層34，Ｐ型素子分離埋込み層23とＰ型素子分離拡散
層27，Ｐ型埋込み層25とＰ型コレクタ拡散層29，Ｐ型埋
込み層25とＰ型ウエル拡散層35が、それぞれ接続される
ように形成されるが、Ｎ- 埋込み層24はリンで形成され
ているため、アンチモンに比べ拡散係数が大きく、熱拡
散の時間を短くできる。例えば、従来1000〜1150℃，20
00〜3000分の熱拡散が必要であったものが、1000〜1150
℃，600 〜1200分の熱拡散で十分である。このため、Ｐ
ｉＮ型フォトダイオード領域のＮ+ 埋込み層22のＮ- エ
ピタキシャル層26側への拡散が小さくなり、ＰｉＮ型フ
ォトダイオードのｉ層（Ｎ- エピタキシャル層26）の領
域を大きく形成することができる。これにより、ＰｉＮ
型フォトダイオードの周波数特性を向上させることがで
きる。また、Ｎ型拡散層28，Ｐ型コレクタ拡散層29は濃
度が１Ｅ16cm-3以下に形成され、Ｎ+ 埋込み層２は１Ｅ
18cm-3以上に形成される。また、Ｎ型ウエル拡散層34と
Ｐ型ウエル拡散層35は濃度が１Ｅ16cm-3以上に形成され
る。
ことにより、Ｎ+ 埋込み層22，Ｎ-埋込み層24，Ｐ型素
子分離埋込み層23，Ｐ型埋込み層25，Ｐ型素子分離拡散
層27，Ｎ型拡散層28，Ｐ型コレクタ拡散層29，Ｎ型カソ
ード引き出し層30，Ｎ型コレクタ引き出し層31，Ｎ型ベ
ース引き出し層32，Ｐ型コレクタ引き出し層33，Ｎ型ウ
エル拡散層34，Ｐ型ウエル拡散層35が形成される。ここ
でＮ- 埋込み層24とＮ型拡散層28，Ｎ- 埋込み層24とＮ
型カソード引き出し層30，Ｎ- 埋込み層24とＮ型ウエル
拡散層34，Ｐ型素子分離埋込み層23とＰ型素子分離拡散
層27，Ｐ型埋込み層25とＰ型コレクタ拡散層29，Ｐ型埋
込み層25とＰ型ウエル拡散層35が、それぞれ接続される
ように形成されるが、Ｎ- 埋込み層24はリンで形成され
ているため、アンチモンに比べ拡散係数が大きく、熱拡
散の時間を短くできる。例えば、従来1000〜1150℃，20
00〜3000分の熱拡散が必要であったものが、1000〜1150
℃，600 〜1200分の熱拡散で十分である。このため、Ｐ
ｉＮ型フォトダイオード領域のＮ+ 埋込み層22のＮ- エ
ピタキシャル層26側への拡散が小さくなり、ＰｉＮ型フ
ォトダイオードのｉ層（Ｎ- エピタキシャル層26）の領
域を大きく形成することができる。これにより、ＰｉＮ
型フォトダイオードの周波数特性を向上させることがで
きる。また、Ｎ型拡散層28，Ｐ型コレクタ拡散層29は濃
度が１Ｅ16cm-3以下に形成され、Ｎ+ 埋込み層２は１Ｅ
18cm-3以上に形成される。また、Ｎ型ウエル拡散層34と
Ｐ型ウエル拡散層35は濃度が１Ｅ16cm-3以上に形成され
る。
【００１６】その後、図８に示すように、フィールド酸
化膜36を形成した後、ＣＭＯＳトランジスタ領域にゲー
ト酸化膜37，Poly Si 等によりゲート電極38を形成す
る。次に、ＰｉＮ型フォトダイオード領域にＰ+ 型アノ
ード層41を形成し、縦型ＮＰＮバイポーラトランジスタ
領域にＰ型ベース層39とＮ+ 型エミッタ層42を形成し、
縦型ＰＮＰバイポーラトランジスタ領域にＮ型ベース層
40を形成し、横型ＰＮＰバイポーラトランジスタと縦型
ＰＮＰバイポーラトランジスタ領域にＰ+ 型エミッタ層
43を形成し、横型ＰＮＰバイポーラトランジスタ領域に
Ｐ+ 型コレクタ層44を形成し、ＰＭＯＳトランジスタ領
域にＰ+ 型ソース・ドレイン層45を形成し、ＮＭＯＳト
ランジスタ領域にＮ+ 型ソース・ドレイン層46を形成す
る。また、Ｐ+ 型アノード層41とＰ+ 型エミッタ層43と
Ｐ+ 型コレクタ層44とＰ+ 型ソース・ドレイン層45及び
縦型ＮＰＮバイポーラトランジスタの外部ベース領域
（図示せず）のＰ+ 層は同時に形成してもよく、Ｎ+ 型
エミッタ層42とＮ+ 型ソース・ドレイン層46及び縦型Ｐ
ＮＰバイポーラトランジスタの外部ベース領域（図示せ
ず）のＮ+ 層を同時に形成してもよい。これにより、Ｐ
ｉＮ型フォトダイオードと縦型ＮＰＮバイポーラトラン
ジスタと横型ＰＮＰバイポーラトランジスタと縦型ＰＮ
ＰバイポーラトランジスタとＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとを、Ｐ型基板上に形成した半導体
装置が完成する。
化膜36を形成した後、ＣＭＯＳトランジスタ領域にゲー
ト酸化膜37，Poly Si 等によりゲート電極38を形成す
る。次に、ＰｉＮ型フォトダイオード領域にＰ+ 型アノ
ード層41を形成し、縦型ＮＰＮバイポーラトランジスタ
領域にＰ型ベース層39とＮ+ 型エミッタ層42を形成し、
縦型ＰＮＰバイポーラトランジスタ領域にＮ型ベース層
40を形成し、横型ＰＮＰバイポーラトランジスタと縦型
ＰＮＰバイポーラトランジスタ領域にＰ+ 型エミッタ層
43を形成し、横型ＰＮＰバイポーラトランジスタ領域に
Ｐ+ 型コレクタ層44を形成し、ＰＭＯＳトランジスタ領
域にＰ+ 型ソース・ドレイン層45を形成し、ＮＭＯＳト
ランジスタ領域にＮ+ 型ソース・ドレイン層46を形成す
る。また、Ｐ+ 型アノード層41とＰ+ 型エミッタ層43と
Ｐ+ 型コレクタ層44とＰ+ 型ソース・ドレイン層45及び
縦型ＮＰＮバイポーラトランジスタの外部ベース領域
（図示せず）のＰ+ 層は同時に形成してもよく、Ｎ+ 型
エミッタ層42とＮ+ 型ソース・ドレイン層46及び縦型Ｐ
ＮＰバイポーラトランジスタの外部ベース領域（図示せ
ず）のＮ+ 層を同時に形成してもよい。これにより、Ｐ
ｉＮ型フォトダイオードと縦型ＮＰＮバイポーラトラン
ジスタと横型ＰＮＰバイポーラトランジスタと縦型ＰＮ
ＰバイポーラトランジスタとＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとを、Ｐ型基板上に形成した半導体
装置が完成する。
【００１７】
【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１記載の発明によれば、縦型バイポーラトラ
ンジスタのコレクタ領域と横型バイポーラトランジスタ
のベース領域を、第１導電型の拡散係数の異なる第１及
び第２埋込み層と第１導電型の第１拡散層とで構成して
いるので、第２埋込み層と第１拡散層を接続させるため
の熱工程を短くでき、ＰｉＮ型フォトダイオードの第１
導電型の第１埋込み層の低濃度エピタキシャル層側への
拡散を小さくでき、これにより、ＰｉＮ型フォトダイオ
ードのｉ層（低濃度エピタキシャル層）の領域が大きく
なり、高い周波数特性を持ったＰｉＮ型フォトダイオー
ドと縦型バイポーラトランジスタと横型バイポーラトラ
ンジスタを同一基板上に備えた半導体装置を実現するこ
とができる。
に、請求項１記載の発明によれば、縦型バイポーラトラ
ンジスタのコレクタ領域と横型バイポーラトランジスタ
のベース領域を、第１導電型の拡散係数の異なる第１及
び第２埋込み層と第１導電型の第１拡散層とで構成して
いるので、第２埋込み層と第１拡散層を接続させるため
の熱工程を短くでき、ＰｉＮ型フォトダイオードの第１
導電型の第１埋込み層の低濃度エピタキシャル層側への
拡散を小さくでき、これにより、ＰｉＮ型フォトダイオ
ードのｉ層（低濃度エピタキシャル層）の領域が大きく
なり、高い周波数特性を持ったＰｉＮ型フォトダイオー
ドと縦型バイポーラトランジスタと横型バイポーラトラ
ンジスタを同一基板上に備えた半導体装置を実現するこ
とができる。
【００１８】請求項２記載の発明によれば、縦型バイポ
ーラトランジスタのコレクタ領域と横型バイポーラトラ
ンジスタのベース領域と第２導電型のＭＯＳトランジス
タのウエル領域を、第１導電型の拡散係数の異なる第１
及び第２埋込み層と第１導電型の第１又は第２拡散層と
で構成しているので、第２埋込み層と第１導電型の第１
又は第２拡散層を接続させるための熱工程を短くでき、
ＰｉＮ型フォトダイオードの第１導電型の第１埋込み層
の低濃度エピタキシャル層側への拡散を小さくできるた
め、ＰｉＮ型フォトダイオードのｉ層（低濃度エピタキ
シャル層）の幅を大きくすることができる。更に、第２
導電型のＭＯＳトランジスタのウエル領域を形成する第
１導電型の第２拡散層は、縦型バイポーラトランジスタ
のコレクタ領域と横型バイポーラトランジスタのベース
領域を形成する第１導電型の第１拡散層と濃度が異なる
ように形成することができるため、第２導電型のＭＯＳ
トランジスタと縦型バイポーラトランジスタ、横型バイ
ポーラトランジスタの特性を別々に設定することがで
き、縦型バイポーラトランジスタの耐圧を10Ｖ以上に高
くできる。これにより、高い周波数特性を持ったＰｉＮ
型フォトダイオードと高い耐圧の縦型バイポーラトラン
ジスタと横型バイポーラトランジスタとＣＭＯＳトラン
ジスタとを同一基板上に形成した半導体装置を実現する
ことができる。
ーラトランジスタのコレクタ領域と横型バイポーラトラ
ンジスタのベース領域と第２導電型のＭＯＳトランジス
タのウエル領域を、第１導電型の拡散係数の異なる第１
及び第２埋込み層と第１導電型の第１又は第２拡散層と
で構成しているので、第２埋込み層と第１導電型の第１
又は第２拡散層を接続させるための熱工程を短くでき、
ＰｉＮ型フォトダイオードの第１導電型の第１埋込み層
の低濃度エピタキシャル層側への拡散を小さくできるた
め、ＰｉＮ型フォトダイオードのｉ層（低濃度エピタキ
シャル層）の幅を大きくすることができる。更に、第２
導電型のＭＯＳトランジスタのウエル領域を形成する第
１導電型の第２拡散層は、縦型バイポーラトランジスタ
のコレクタ領域と横型バイポーラトランジスタのベース
領域を形成する第１導電型の第１拡散層と濃度が異なる
ように形成することができるため、第２導電型のＭＯＳ
トランジスタと縦型バイポーラトランジスタ、横型バイ
ポーラトランジスタの特性を別々に設定することがで
き、縦型バイポーラトランジスタの耐圧を10Ｖ以上に高
くできる。これにより、高い周波数特性を持ったＰｉＮ
型フォトダイオードと高い耐圧の縦型バイポーラトラン
ジスタと横型バイポーラトランジスタとＣＭＯＳトラン
ジスタとを同一基板上に形成した半導体装置を実現する
ことができる。
【００１９】また請求項３記載の発明によれば、前記第
１及び第２埋込み層をアンチモンとリンを使用して形成
しているので、効率よく、高い周波数特性を持ったＰｉ
Ｎ型フォトダイオードと縦型バイポーラトランジスタと
横型バイポーラトランジスタ、更にはＣＭＯＳトランジ
スタも同一基板上に形成した半導体装置を実現すること
ができる。また請求項４記載の発明によれば、効率よ
く、高い周波数特性を持ったＰｉＮ型フォトダイオード
と耐圧の高い縦型バイポーラトランジスタと横型バイポ
ーラトランジスタとＣＭＯＳトランジスタとを同一基板
上に形成した半導体装置を実現することができる。
１及び第２埋込み層をアンチモンとリンを使用して形成
しているので、効率よく、高い周波数特性を持ったＰｉ
Ｎ型フォトダイオードと縦型バイポーラトランジスタと
横型バイポーラトランジスタ、更にはＣＭＯＳトランジ
スタも同一基板上に形成した半導体装置を実現すること
ができる。また請求項４記載の発明によれば、効率よ
く、高い周波数特性を持ったＰｉＮ型フォトダイオード
と耐圧の高い縦型バイポーラトランジスタと横型バイポ
ーラトランジスタとＣＭＯＳトランジスタとを同一基板
上に形成した半導体装置を実現することができる。
【図１】本発明に係る半導体装置の第１の実施の形態を
説明するための製造工程を示す図である。
説明するための製造工程を示す図である。
【図２】図１に示した製造工程に続く製造工程を示す図
である。
である。
【図３】図２に示した製造工程に続く製造工程を示す図
である。
である。
【図４】図３に示した製造工程に続く製造工程を示す図
である。
である。
【図５】本発明の第２の実施の形態を説明するための製
造工程を示す図である。
造工程を示す図である。
【図６】図５に示した製造工程に続く製造工程を示す図
である。
である。
【図７】図６に示した製造工程に続く製造工程を示す図
である。
である。
【図８】図７に示した製造工程に続く製造工程を示す図
である。
である。
【図９】従来の半導体装置の構成例を示す断面図であ
る。
る。
【図10】従来の半導体装置の他の構成例を示す断面図で
ある。
ある。
【図11】図９に示した従来例のＡ−Ａ′線に沿ったＰｉ
Ｎ型フォトダイオードの不純物プロファイルを示す図で
ある。
Ｎ型フォトダイオードの不純物プロファイルを示す図で
ある。
１ Ｐ型基板 ２ Ｎ+ 埋込み層 ３ Ｐ型素子分離埋込み層 ４ Ｎ- 埋込み層 ５ Ｐ型埋込み層 ６ Ｎ- エピタキシャル層 ７ Ｐ型素子分離拡散層 ８ Ｎ型拡散層 ９ Ｐ型コレクタ拡散層 10 Ｎ型カソード引き出し層 11 Ｎ型コレクタ引き出し層 12 Ｎ型ベース引き出し層 13 Ｐ型コレクタ引き出し層 14 フィールド酸化膜 15 Ｐ型ベース層 16 Ｎ型ベース層 17 Ｐ+ 型アノード層 18 Ｎ+ 型エミッタ層 19 Ｐ+ 型エミッタ層 20 Ｐ+ 型コレクタ層 21 Ｐ型基板 22 Ｎ+ 埋込み層 23 Ｐ型素子分離埋込み層 24 Ｎ- 埋込み層 25 Ｐ型埋込み層 26 Ｎ- エピタキシャル層 27 Ｐ型素子分離拡散層 28 Ｎ型拡散層 29 Ｐ型コレクタ拡散層 30 Ｎ型カソード引き出し層 31 Ｎ型コレクタ引き出し層 32 Ｎ型ベース引き出し層 33 Ｐ型コレクタ引き出し層 34 Ｎ型ウエル拡散層 35 Ｐ型ウエル拡散層 36 フィールド酸化膜 37 ゲート酸化膜 38 ゲート電極 39 Ｐ型ベース層 40 Ｎ型ベース層 41 Ｐ+ 型アノード層 42 Ｎ+ 型エミッタ層 43 Ｐ+ 型エミッタ層 44 Ｐ+ 型コレクタ層 45 Ｐ+ 型ソース・ドレイン層 46 Ｎ+ 型ソース・ドレイン層
Claims (4)
- 【請求項１】 ＰｉＮ型フォトダイオードと縦型バイポ
ーラトランジスタと横型バイポーラトランジスタを同一
基板上に備えた半導体装置において、少なくとも縦型バ
イポーラトランジスタのコレクタ領域と横型バイポーラ
トランジスタのベース領域は、第１導電型の第１埋込み
層と、前記第１埋込み層の上に形成され、前記第１埋込
み層を形成する不純物より拡散係数が大きい不純物によ
り形成された第１導電型の第２埋込み層と、前記第２埋
込み層に接続されるように形成された第１導電型の第１
拡散層とで構成されていることを特徴とする半導体装
置。 - 【請求項２】 ＰｉＮ型フォトダイオードと縦型バイポ
ーラトランジスタと横型バイポーラトランジスタとＣＭ
ＯＳトランジスタを同一基板上に備えた半導体装置にお
いて、少なくとも縦型バイポーラトランジスタのコレク
タ領域と横型バイポーラトランジスタのベース領域は、
第１導電型の第１埋込み層と、前記第１埋込み層の上に
形成され、前記第１埋込み層を形成する不純物より拡散
係数が大きい不純物により形成された第１導電型の第２
埋込み層と、前記第２埋込み層に接続されるように形成
された第１導電型の第１拡散層とで構成され、且つ少な
くとも第２導電型のＭＯＳトランジスタのウエル領域
は、前記第１埋込み層と、前記第２埋込み層と、前記第
２埋込み層に接続されるように形成された第１導電型の
第２拡散層とで構成されていることを特徴とする半導体
装置。 - 【請求項３】 前記第１埋込み層は不純物としてアンチ
モンを用いて形成され、前記第２埋込み層は不純物とし
てリンを用いて形成されていることを特徴とする請求項
１又は２記載の半導体装置。 - 【請求項４】 前記第１拡散層の不純物濃度は１Ｅ16cm
-3以下であり、前記第２拡散層の不純物濃度は１Ｅ16cm
-3以上であることを特徴とする請求項２記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4959996A JPH09223746A (ja) | 1996-02-14 | 1996-02-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4959996A JPH09223746A (ja) | 1996-02-14 | 1996-02-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223746A true JPH09223746A (ja) | 1997-08-26 |
Family
ID=12835704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4959996A Withdrawn JPH09223746A (ja) | 1996-02-14 | 1996-02-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09223746A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369344B1 (ko) * | 1998-06-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 실린더형핀드포토다이오드를갖는이미지센서 |
| EP1475837A1 (en) * | 2002-01-16 | 2004-11-10 | Sanken Electric Co., Ltd. | Semiconductor device manufacturing method |
-
1996
- 1996-02-14 JP JP4959996A patent/JPH09223746A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369344B1 (ko) * | 1998-06-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 실린더형핀드포토다이오드를갖는이미지센서 |
| EP1475837A1 (en) * | 2002-01-16 | 2004-11-10 | Sanken Electric Co., Ltd. | Semiconductor device manufacturing method |
| EP1475837A4 (en) * | 2002-01-16 | 2007-11-28 | Sanken Electric Co Ltd | MANUFACTURING METHOD FOR SEMICONDUCTOR COMPONENTS |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |