JPS59107571A - 一次元半導体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は静電誘導トランジスタを基本画素セルとする半
導体撮像装置に関し、特に入射光によって生じたキャリ
アが蓄積されるコントロールゲート部のキャパシターの
構造に関するものである。

従来技術と問題点 静電誘導トランジスタのゲートをフォトセルとして働く
コントロールゲートと素子分離や感度調整に使用される
シールディングゲートとに分割した新規な構造を有する
画素セルが最近において提案された（昭和５７年特許願
第１５７６９３号）。この画素セルはコントロールゲー
トをキャパシタで直流カットしてパルス動作を行なう光
検出器であシ、構成簡易な上に光増幅作用が大きくて雑
音に強くしかも高速動作が可能であって更に感度調節も
純電子的に行なえるという種りの優れた点を有している
。ところで上記キャパシタは光の照射によって発生した
キャリアの蓄積場所でもあり、この種画素セルの特性を
左右する重要な箇所である。従来、静電誘導トランジス
タ（以下ＳＩＴと呼ぶ）を基本画素セルとする半導体撮
像装置において、コントロールゲートに接続すべきキャ
リア蓄積用キャパシタに関して求められる要請点は １）デバイス構成上、受光面としてのコントロールゲー
ト部自体の大きさをキャパシターの面積としなければな
らないこと。

従ってキャパシタの面積は単位画素セル面積でおさえら
れてしまうこと。単位画素はますます微細化傾向にある
。

２）フォトキャリア蓄積性を維持するために低リーグ電
流特性をもった膜であること。

３）信号読み出しを実用的に行なうために比較的小さな
パルス電圧でこの装置が再現性よく動作するような所定
の容量値のキャパシターが安定して得られること。

４）製造プロセス的により簡易化したいこと。

以上のことは一般的には予想できるところではあったが
具体的に如何なる構成が最良であるか否かは全く未知数
であった。

また最近になって、ＳＩＴを用いた撮像素子で、このキ
ャパシタの容量をある程度の範囲内ではよシ大きくした
方が画素セルの出力も大きくなることが確認された。

従って如何にして良質で大容量のキャパシタを得るかは
この種画素セルを製作する上で非常に重要な課題であっ
た。

発明の目的 本発明はこのような事情に鑑みて為されたものであり、
その目的はＳＩＴを用いた撮像素子に最適な、従って所
定許容範囲内の漏れ電流；太容量且つ良質なキャパシタ
をコントロールゲート部に有する半導体撮像装置を提供
することにある。

本発明の目的は、高抵抗半導体で形成されたチャンネル
領域を介して対向する１導電型半導体領域を１主電極領
域及び地主電極領域とし、その両生電極領域間に流れる
電流を制御するためにそのチャンネル領域に接して設け
られた他導電型半導体領域から成る第１および第２のゲ
ート領域とを有するＳＩＴから構成されておシ、且つ前
記第１のゲート領域の少なくとも１部にキャパシタを介
して透明電極が形成されていて、光励起によって生じた
電子正孔対の１方がこの第１のゲート領域に蓄積され、
これによって前記両生電極間の電流を制御し得るように
形成された画素セルを複数配列して成る半導体撮像装置
において、各ＳＩＴの前記第１のゲート領域上に少なく
とも窒化膜を介して横用すべき電磁波に対し透過性のあ
る導電層が設けられ、この導電層が前記第１のゲートを
極となシグート制御回路の出力に接続されて成る半導体
撮像装置によって達成される。

発明の実施例 第１図は本発明の半導体撮像装置に使用する画素セルの
１実施例を示す素子断面図である。同図において、１は
Ｓｔのｎ子基板、２は高抵抗なｎ一層（ないしは真性半
導体層）、３は高不純物密度なｎ＋領領域ら成る１方の
主電極（ドレイン）、４は高不純物密度なＰ十領域から
成る第１のゲート（コントロールゲート）、５は高不純
物密度なＰ十領域から、成る第２のゲート（シールディ
ングゲート）、６は３ｉｓＮ４膜、７はコントロールゲ
ート電極となるＳｎＯ２膜、８はドレイン電極、９はＳ
１０．！膜、１０はソース電極、１１はスイッチング用
のトランジスタ、φＳはその制御信号、１２はシールデ
ィングゲート電極、１３はφＧという読み出しパルス電
圧を図示しない画素選択回路からＳｍｏｚ膜７に加える
選択線、１４は負荷抵抗、１５はビデオ電圧電源、１７
は出力端子、１８は光入力である。本実施例の画素セル
はコントロールゲート４上にＳｉｎｇ膜９と５ｉｌｌＮ
４膜６とを介して透明導電体であるＳｎＯ，膜７を形成
し、キャノくシタとしたものである。

第１図におけるコントロールゲート４及びシールディン
グゲート５は素子全面に形成した５１０２膜９をコント
ロールゲート４及びシールディングゲート５形成部分だ
け薄くエツチングし、その薄くした５１０２膜を通して
ひ素をドープすることで形成され、次にドレイン３を形
成するためにドレイン３形成部分の５ｉＯｚ膜は全て取
り除くがコントロールゲート４及びシールディングゲー
ト５上部の３ｉ−０２膜はマスクとして残存させておく
ものであり、これを取シ除くためには工程が１つ追加さ
れることになる。そこで本実施例ではコントロールゲー
ト４上部の製造プロセス上必然的に残る５ｉＯｚ膜９は
そのまま残しておき、その上に５ｉｓＮ＜膜６を形成し
たものである。絶縁膜として５ｉ０２．　ＡＡ’２０１
１などの酸化膜、８ｉｓＮ福などの窒化膜があるが一般
的には製作容易な酸化膜が使われている。ここで本発明
にかかるゲートキャノ（シタの構成に窒イし膜を選択し
たのは、前述した従来技術と問題点の項で挙げた４つの
条件にてらして、本発明者ら〃；外付けのコンデンサを
使ったＳＩＴ撮像セル動作特性シミュレーションや評価
実験を行なった結果至１ｊ達し得た結論である。この場
合のキャノ（シタの評価は上記絶縁膜の性質のみならず
絶縁膜の上下に形成される層との整合性を含めて全体と
して行なわなければならない。

第１図のＳＩＴセルにおいてコントロールゲートキャパ
シタ部６，７．９の作用を簡単に説明する。

まず光のない状態でコントロールゲート４の戸領域にフ
ォトキャリアの蓄積がないものとする。また図において
光入力がある場合には図示されていない遮光手段によシ
−ルディングゲート５などには光が照射されないものと
する。ＳＩＴを画素セルとするためにはチャンネルとな
るｎ−領域２の不純物密度はおおよそｌＸ１０ｃｍ　　
以下、ゲート。

ソース及びドレイン領域の不純物密度はおおよそ１×１
０”ｃｍ　’以上とする。ゲート電圧がＯｖでもドレイ
ン・ソース間電流が流れないためには拡散電位のみでゲ
ートとゲートの間及びチャンネルが既に空乏化するよう
な寸法とゲート間隔に選ばれている。コントロールゲー
ト４やシールディングゲート５のＰ十領域直下のデバイ
ス厚み方向のポテンシャル分布は表面側（Ｐ十層側）が
高電位でソース、１０のｎ＋側が低電位をもち、ゲート
領域４，５とＳｔのｎ子基板１の間でダイオードが形成
される接合となっている。またドレイン３のｎ半領域直
下のデバイス厚さ方向の電位分布はドレイン３及びソー
ス１０はビデオ電圧１５が印加されていなければ等しく
両者の領域の間のある地点（真のゲート点と呼ぶ）で電
位は極大値をもっている。このためドレイン３とソース
１０間に電圧を印加してもドレイン電流は上記障壁によ
る空乏層のひろがシによシピンチオフされていて流れな
い。また電源１５を印加せずにゲート制御用パルス電圧
φＧを１３を通じてゲート電極７に印加しても流れない
。もちろんφＧ又はビデオ電源１５のいずれか１方を印
加した状態で光が照射されても電流は流れない。すなわ
ちＳＩＴを用いたセルでは光がコントロールゲート４に
照射され直下のＰ十領域に光励起された１方の電荷とし
てのホールが光量に応じて蓄積され、ビデオ電圧電源１
５がφＳによってドレイン３１ソースｌＯ間に印加され
た状態で前述したドレイン３のｎ半領域直下に形成され
る真のゲートのポテンシャルがある値に定まる。この状
態で正の１定電圧ゲートパルスφＧがドレイン電極７に
入力すると、ここにゲート電極７．絶縁膜６．酸化膜９
などで形成されたところのゲートキャパシターにパルス
に応じた電圧がかかシ、さらにこのゲートキャパシタと
等価回路的には直列にコントロールゲートＰ＋領域から
ドレイン領域１０に向けて形成されているダイオード接
合容量（ＣＤＳ）が接続されているから、上記印加され
たパルス電圧はゲートキャパシタとダイオード接合容量
（ＣＤｓ）で分圧された１部が上記ダイオードの端子電
圧、従って真のゲート電位を前の状態から分圧分だけ引
き下げこの結果はじめてポテンシャル障壁をこえてドレ
づンソース間電流が得られるわけである。従ってピテオ
電圧一定、ゲート制御パルス値は一定であるから各セル
に形成されているからコントロールゲートキャパシタは
容量が一定でしかも漏れ電流も少なく、所望の容量値で
均一にそろって形成されることがきわめて重要な要素と
なるわけである。また外付けのコントロールゲートキャ
パシタ等を用いた実験によれば１セル当りのキャパシタ
容量は実用的にみてＩ／ＩＯすいし数１０ｐＦ程度は必
要であることがわかった。更にまた窒化膜の比誘・電率
は〜５と酸化膜の比誘電率〜３．２より大きくキャパシ
タ形成上有利であり、薄膜化した場合でも緻密な膜のた
めピンホールも出来にくく、製造上では低温で均一な膜
が得られ、またＳＩＴセルの製造プロセス上酸化膜のウ
ェットエツチングのマスク材として利用できる窒化膜は
材料としても好都合である。

また第１図の中で５ｎｏ２膜７は透明電極として可視短
波長に対し透過率が高いのでＳ　ｉ　ｓＮ４膜６と組合
せれば短波長可視光用に適する画素セルとなる。

しかし耐圧性は５ｎ０２よりポ１ＪＳｉの方が高いので
耐圧性が要求される場合にはＳｎＯ２膜７をボ’ＪＳｉ
Ｍで代替すると良い。なおコントロールゲート４は上記
実施例ではＰ＋であるがｎ＋であっても良いことは勿論
である。

第２図は第１図の等側口路である。同図において光入力
１８によシコントロールゲート領域４にフォトホールの
蓄積が行なわれトランジスタ１１のベース（ないしはゲ
ート）にφＧというパルス電圧が加わシさらにφＧが印
加されると前述したように光入力１８に応じたドレイン
電流が生じ光出力信号がビデオライン１７よシ得られる
。元入力１８の強弱によって出力端子１７の光出力は変
化しダイナミックレンジが太きいという特性が得られ光
増幅率は１０”と従来のバイポーラトランジスタよりも
１部以上冒感度である。ゲートキャパシタＣは前述のパ
ルス信号伝達の役割の他に直流カットしてフォトキャリ
アの蓄積ヲ行なう。シールディングゲート５はコントロ
ールゲート４と共同してドレイン３直下のｎｌに形成さ
れるチャンネルを制御すると共に複数の画素セルを集積
化した場合に各画素セルを空乏層で分離する役目をして
いる。

第３図は本発明の半導体撮像装置に使用する画素セルの
他の実施例？示す素子断面図である。この画素セルは、
コントロールゲート４上にＳ　ｉ　ｌｌＮ４膜６のみを
弁して５ｎｏ２膜７全形成したものである。

第１図の実施例では５ｉ０２膜９によシ等価的に形成さ
れる直列容量の影響で窒化薄膜で形成される容量がその
薄膜を薄くしてもあまシ容量を太きく出来ないという欠
点があるが本実施例ではそのような不都合はなく、また
製造上窒化膜下に酸化膜がない方がコントロールゲート
４のＰ中領域をアノードとしてデバイス内に形成される
ダイオードの電気的特性が良好なものが得られ易いとい
う利点がある。“また層構成が単純なので督着性の問題
も少な　く　な　る。

５ｉｓＮ４膜は６の厚さは４０　＋　５０　Ａ以下では
トンネル電流が流れて絶縁膜の役目を果さず、２０ｏｏ
Ｘ以上だと膜にひび割れが生じて良質な膜が得られない
ので５０Ｘ〜２０００　Ｘの範囲の８１８Ｎ４膜が最も
製造し易い。

第５図において、５ｎｏ２膜７の代わりにボ１Ｊｓｉ膜
（Ｄｏ　ＰＯＳ　）やＡ７膜を使用しても良い。荷にＡ
Ｉは、５ｎ−ｏ２．　ＤＯＰＯ８に比べ耐圧が高く、電
子線等の冒エネルギー放射線検出用に好適である。コン
トロールゲート４がｎ＋であっても適用し得る。実験に
ょれＩｄ　１０００　Ｘ　（Ｄ　５ｉａＮ４膜の最大容
量ｈ　５ｎ０２．　ＤＯＰＯ８ＩＡＪ　（Ｄいずれの電
極使用時にも４５０〜５００　ｐＦ／ｍｍ２であった。

第４図は本発明に係る半導体撮像装置の１実施例を示す
セル７）　ＩＪソックス部平面図である。同図ニオイて
４−１は受光部としてのコントロールゲート領域、３は
ドレイン領域４−２及び５はシールディングゲート領域
、１３はゲート制御パルス印加用のリード線、１６はビ
デオ信号ラインである。

第４図のセル平面形状を有する２次元半導体撮像２子の
コントロールゲートキャパシタを第３図に示す構成で６
の透明電極として５ｎ０２＋　５ｉｓＮ４膜厚７００Ｘ
、で形成し、グー）Ｐ’ｆｉＪ域の深さ２μ、高抵抗な
ｎ一層２の厚さ１１μ、セルサイズｉｏｏ　ｘ　ｉｏｏ
μのデバイス全試作しその隣接する各セルごとの入射光
強度対出力電圧値を測定したところきわめて各セルの特
性がそろっており、従って窒化膜Ｓ　ｉ　ＢＨ３の均一
性が確認された。

第５図はコントロールゲート４のキャパシタの値を２゜
３ｐＦ　、　ｓｐＦ　、　１０ｐＦ、　２０ｐＦ、　５
０ｐＦと変化させた場合における画素セルの出力特性を
縦軸に出力電流（Ａ）、横軸に入射光パワーをとって図
示したものであシ、キャパシタの容を値がある範囲内で
は大きいほど性能のよい画素セルが得られることがわか
る。

第６図は第４図に示した平面形状の半導体撮像装置の要
部型１気回路図である。同図において頷は本発明のフォ
トセルをマトリックスにしたもの、シールディングゲー
トは電源３５．抵抗３６．コンデンサ３７によって接地
もしくは適当な逆／；イアス電位に固定される。１１は
ビデオライン選択用のスイッチングトランジスタ、１２
はビデオライン選択用（ルスφＳを与えるビデオライン
選択回路、１４は負荷抵抗、１５はビデオ電圧像、１８
は光入力、である。

第７図、第８図は本発明の半導体撮像装置の別の実施例
を示すもので１次元ラインセンサーの例でおる。第７図
は１次元ラインセンサーの要部素子平面図であり、同図
において、ＣＧｌ−ＣＧｎはコントロールゲート領域、
ＳＧはシールディングゲート領域、５（Ｄ）はソース又
はドレイン領域φＧ１〜φＧｎは読み出し用パルス、Ｇ
はシールティングゲートにたまったキャリアを抜き去る
ためにＳＩＴセルと同一基板に形成されたＭＯＳ）ラン
ジスタのゲート、ＳＤは同じトランジスタのソース又は
ドレイン電極を示す。

第８図は第７図の半導体撮像装置の等個目略図であシ、
同図から明らかなようにこの装置はシールディングゲー
トが共通で、前述したＭＯＳ　）ランジスタＴＲ，によ
りシールディングゲートにたまった電荷を駆動パルスφ
Ｒで抜き去る機能を有しており高速走査等に適している
。Ｑ＋〜ＱｎはＳＩＴを用いたフォトセルで素子ごとに
容量が設けられている。

ｖＥはビデオ電圧源である。

第９図は本発明の半導体撮像装置に使用する画集セルの
他の実施例を示す製部断面図である。同図は画素セルの
キャパシタ構成は第３図のものと同じであり、異なる点
はＳＩＴセルのＰ型のコントロールゲート領域４′とド
レイン領域３との距離Ｗ。

をシールディングゲート領域５′とドレイン領域３との
距離Ｗ２よシ大きくしたものである。こうすることによ
シ−ルティングゲート５′の光感度を低下させフォトセ
ルの受光機能をコントロールゲートだけ受けもたせるこ
とができる。同様な目的でシールディングゲート領域と
ドレイン領域との拡散電位（以下ｖｂｉ（Ｓ）とする）
をコントロールゲート領域とドレイン領域の拡散電位（
以下Ｖｂｉ（Ｃ））よりも大きくするようなデバイス上
の種々の構成を採ることができる。また前述したように
アルミ膜等でコントロールゲート領域以外を遮蔽しても
よい。

以上の実施例においてはｎチャンネルで説明したがもち
ろんＰチャンネルでもよいことは明らかである。また上
記実施例ではすべてゲート側のｎ十Ｎ３側にビデオ電圧
源を印加し、ｎ子基板１側を接地した構成で説明したが
逆にｎ子基板１０１１Ｉの電極１０にビデオ電源を印加
し、ゲート側のｎ十層３を接地する逆動作としてもよい
。又チャンネル傾城が逆導電型のＳＩＴで構成してもよ
い。

発明の詳細 な説明したように、本発明によれば、ドレインないしは
ソース領域とコントロールゲート及びシールディングゲ
ートから成る静電誘導トランジスタで各画素セルを構成
し、これを複数１次元あるいは２次元方向に配列したも
のであり、１セル１トランジスタ構造である上に光増幅
作用が大きく低雑音なので装置の小型化、高集積化が図
れ、また高速動作が可能であるという本質的特徴を有す
ると共に、コントロールゲート上に少なくとも窒化膜を
介して検出すべき電磁波に対し透明な導電層が設けられ
、この導電層がコントロールゲート電極となっているの
で、漏れ電流が少なくて蓄積電荷の保持性能が高く、大
容量で良質なキャパシタがコントロール部に形成される
。

従ってセル間の均一性や比較的小さいゲートパルスで動
作し得る特性の優れた静を銹導トランジスタ画素セルか
ら成る半導体撮像装置が実現できる。

【図面の簡単な説明】

第１図、第３図、第９図は本発明に使用する画素セルの
それぞれ異なる実施例を示す要部素子断面図、第２図は
第１図の等何回略図、第４図、第７図は本発明のセル要
部の平面図、第５図はコントロールゲート上のキャパシ
タを変化させた場合の出力特性変化を示す線図、第６図
は本発明の画素セルを２次元マトリックスに配した撮像
装置の要部電気回路図、第８図は本発明の画素セルを１
次元撮像装置に構成したものの要部電気回路図、である
。 １はＳｔのｎ子基板、２はｎ一層、３はドレイン、４は
コントロールゲート、５はシールディングゲート、であ
る。 特許出願人　富士写真フィルム株式会社代理人弁理士　
玉　蟲　久五部　（外３名）手続補正書 １．事件の表示 昭和５７年特許願第　２１８５８８　　号２発明の名称 半導体撮像装置 １補正をする者 事件との関係　　特許出願人 住　所　神奈川県南足柄市中沼２１０＠地氏　名　（５
２０）富士写真フィルム株式会社代表者　大　西　　　
實 ４、代理人 ６、補正の対象　　明細書の浄書（内容に変更なし）７
、補正の内容　　別紙の通り

Claims (7)

【特許請求の範囲】
1. （１）　　高抵抗半導体で形成されたチャンネル領域を
   介して対向する１導電型半導体領域を１主電極領域及び
   地主電極領域とし、該主電極領域間に流れる電流を制御
   するために該チャンネル領域に接して設けられた他導電
   型半導体領域から成る第１および第２のゲート領域とを
   有する靜電訪導トランジスタから構成されており、且つ
   前記第１のゲート領域の少なくとも１部にキャパシタを
   介して透明電極が形成されていて、光励起によって生じ
   た電子正孔対の１方が該第１のゲート領域に蓄積され、
   これによって前記両生電極間の電流を制御し得るように
   形成された画素セルを複数配列して成る半導体撮像装置
   において、各静電訪導トランジスタの前記第１のゲート
   領域上に少なくとも窒化膜を介して検出すべき電磁波に
   対し透過性のある導電層が設けられ、該導電層が前記第
   １のゲート電極となシ該グート制御用出力回路に接続さ
   れて成ることを％徴とする半導体撮像装置。
2. （２）　　特許請求の範囲第１項記載の半導体撮像装置
   において前記導電層は５ｎ０２層であることを特徴とす
   る半導体撮像装置。
3. （３）特許請求の範囲第１項記載の半導体撮像装置にお
   いて前記導電層はドープドポリシリコンであることを特
   徴とする半導体撮像装置。
4. （４）特許請求の範囲第３項記載の半導体撮像装置にお
   いて前記窒化膜は５ｉｎ２層を介して前記第１のゲート
   上に形成されていることを特徴とする半導体撮像装置。
5. （５）特許請求の範囲第１項記載の半導体撮像装置にお
   いて前記導電層はＡＪ層であることを特徴とする半導体
   撮像装置。
6. （６）％許請求の範囲第１項記載の半導体撮像装置にｉ
   いて、前記窒化膜は８１０２層を介して前記第１のゲー
   ト上に形成されていることを特徴とする半導体撮像装置
   。
7. （７）特許請求の範囲第１項記載〜第６項記載の半導体
   撮像装置において、前記窒化膜は５０Ａ−１０００人の
   膜厚であることを特徴とする半導体撮像装置み