JPS589639B2 - 遅延量補正方式 - Google Patents

Description

【発明の詳細な説明】 本発明は大規模スイッチを複数架にわたり実装してある
デイジタル交換機において、架間距離による架間伝送の
遅延を補正する遅延量補正方式である。

第１図はデイジタル交換機における空間スイッチ部の構
成図であり、Ｎｎ×Ｎｎの正方格子の例が示してある。

すなわち、入力ハイウエイ■。〜ＩＨｎ１のＮｎ本に対
して、出力ハイウエイＯｏ〜ＯＮｎ−１がＮｎ本ある。

このＮ ｎ × Ｎ ｎのマトリックスが大きい場合に
はＮ個に分割し、各々別の架に実装することになる。

なお第１図ｂにクロスポイントの構成図を示してある。

また、入力ハイウエイＩ（Ｊ−１ ）。

〜Ｉ Ｊ ｎ−１のｎ本は第Ｊ架に収容され、第Ｊ架か
ら他架へ分配されるものとする。

即ち、第１図Ｃは入力ハイウエイが複数架に分散する図
を示し、第１図Ｃに示す如く、第１架においては、入力
ハイウエイ■。

〜Ｉｎ１のｎ本は第１架に収容してある受信回路ＲＦＣ
を介して第１架に収容され、順次第１架に近い架から他
の架へと分配し、同様に第Ｊ架においては入力ハイウエ
イＩ（Ｊ−１ ）ｎ〜ＩＪｎ−１のｎ本は第ｎ架に収容
してある受信回路ＲＥＣを介して第Ｊ架に収容され、順
次第Ｊ架に近い架から他の架へと分配する。

つぎに空間スイッチ部の部分詳細図の第２図によって空
間スイッチ部の動作原理を入力ハイウエイが■。

〜■３の４本の場合、出力ハイウエイＯｏに関して説明
する。

保持メモリＨＭは時分割交換のタイムスロットに同期し
て周期的に絶えず読み出されている。

読み出された制御データはレジスタＲに保持され展開回
路ＥＸＰで展開されて各ゲートＧＯ〜Ｇ３を制御する。

例えば、保持メモリＨＭのｉ番地に制御データ“２”が
書き込まれているものとする。

タイムスロットｉには保持メモリＨＭのｉ番地が読み出
され、レジスタＲ１展開回路Ｅ ＸＰを通してゲートＧ
２が開かれ入力ハイウエイ■２からのデータが出力ハイ
ウエイＯｏに出てくる。

すなわち、タイムスロットｉにおいて、入力ハイウエイ
■２の入力データが出力ハイウエイＯ。

ヘスイツチされたことになる。空間スイッチは第１図に
示すように、このような回路が出力ハイウエイの数だけ
接続されたものである。

それが第１図に示すように大規模な場合は、複数架（Ｎ
架）に分散実装されることになる。

したがって各架の入力データの到達時は架間伝送時間の
違いによって不揃いになる。

その従来方式における入力ハイウエイのタイムチャート
の様子を示したのが第３図であり、第Ｊ架における入力
データのタイムチャートである。

第Ｊ架には、ハイウエイＩ（Ｊ−１ ）。

〜■Ｊｎ−、が収容されているから、例えば第Ｊ架の出
力ハイウエイ０ （ Ｊ−１） ｎに接続されたクロス
ポイントについて考えると、入力ハイウエイＩ（Ｊ
，）ｎ＋ｑ（ｑはＯ〜（ ｎ−ｉ ） ）からの入力デ
ータが当然一番早く入力することになる。

今、入力ハイウエイの分散の方法によって、入力ハイウ
エイ■。

からの入力データが一番遅れて到達するものとする。

ハイウエイ■。からとＩ （ Ｊ−１） ｎ−１−ｑか
らとの入力データの時間差Ｔｄ秒が入力到達時のバラツ
キの最大値となる。

入力データの時間差Ｔｄは主に架間伝送による遅延に依
存する。

Ｔｐ秒をタイムスロツトの幅とすると、第３図からも分
かるようにハッチを付したＴＧ＝Ｔｐ−Ｔｄ秒の間には
すべての入力ハイウエイからのデータがそろっているこ
とになる。

したがって、このＴＧ秒の間にのみデータのスイッチが
可能となる。

架内でのスイッチ時間がＴｓ秒である場合に動作条件は ’ｒＧ＝’ｒｐ−’ｒｃｔ≧Ｔｓ となる。

タイムスロット幅Ｔｐとスイッチ時間Ｔｓより、遅延時
間Ｔｄの許容最大値が求まる。

遅延時間Ｔｄは架間距離に依存するので、架間最大距離
が制約されることになる。

このように従来の方式においてはシステムをある程度よ
り大きくすることは不可能である。

本発明は、これらの欠点を除去するため架間の遅延量を
補正したもので、システムの最大規模に対する架間距離
の面での制約を無くすことができる遅延量補正方式を提
供するものである。

すなわち、デイジタル交換機の空間分割スイッチ部を複
数架に分散実装し、入力ハイウエイを前記複数架に分散
して収容し他架へ分配するように構成し、前記複数架の
うち特定架に動作の基本となるクロック分配回路及びフ
レームパルス分配回路を設置し、各架に前記クロツク分
配回路より分配されたクロックをカウントし前記フレー
ム分配回路より分配されたフレームパルスによって初期
設定する基準カウンタを設置し、前記フレームパルスに
よる初期設定は特定架と当該架の架間伝送時間をクロツ
クで規格化された値だけ設定値を但めることにより行い
、複数架における基準カウンタを同期させ、入力ハイウ
エイを収容した架内のスイッチへの入力データの供給に
は最大架間転送遅延時間だけ遅延回路により遅延させ、
前記入力ハイウエイが分配された他架のスイッチへの入
力データの供給には最大架間転送遅延時間と当該架間転
送遅延時間との差の時間分遅れた分配人力データを分配
することを特徴とする遅延量補正方式である。

第４図は本発明における架間転送遅延時間の規格化を説
明するタイムチャートである。

第１架から送出された（入力ハイウエイを第１架に収容
し、他架へ分配する）入力データを第Ｊ架で受信する場
合を説明する。

ＩＯ ＯＯＴは第１架から出力されたデータ、■ＪＵＮ
は第Ｊ架に入力するデータである。

第■架でクロツクＣＬの０で送出された入カデータが第
Ｊ架でクロックの１で受信できる時（第４図のハッチで
示した範囲すなわち、第Ｊ架入力の立上りが（ｉ−１）
クロツクの立上りとｉクロックの立上りの範囲）、第■
架と第Ｊ架との遅延はクロツクＣＬで規格化してｉクロ
ツク遅延となる。

このようにして架間転送遅延時間はクロツクＣＬで規格
されるが、架間遅延の最大のもの（例えば第１架と第Ｎ
架間）をｋクロックとして以下説明する。

第５図に本発明による遅延量補正を説明するための回路
図を示す。

例えば、第■架に収容されている入力ハイウエイＩｑ（
ｑはＯ〜（ ｎ−１ ） ）からの入力データの自架内
のスイッチＳＷへの供給には遅延回路ＤＬＹｋで最大架
間転送遅延時間ｋクロツク遅延させ、架間転送遅延時間
が例えばｉクロツク遅延する他架例えばＪ架のスイッチ
ＳＷへの供給には遅延回路ＤＬＹｔでｔ ＝ ｋ −
ｉクロツク遅延させて分配入力とする。

したがって、前記第■架から供給をうけた前記第Ｊ架の
入力ハイウエイＩ（Ｊ−１ ）。

＋，へのデータはｔ ＋ ｉ ＝ ｋクロツクの遅延と
なる。

そして、このような遅延補正をすべての架及び架間につ
いて行うことにより、スイッチへ供給されるハイウエイ
データは、自架へ収容されているハイウエイからのもの
も、分配されているハイウエイからのものもすべてスイ
ッチに到達するまでに等しい遅延量ｋクロツクだけ遅延
され、スイッチング可能となる。

なお、第５図中Ｉｍは他架から遅延されて第１架のスイ
ッチへ供給される入力ハイウエイである。

以上述べた動作を正常に行なうために、動作の基本とな
るタイムスロットを数える基準カウンタＣＯＵＮＴ（各
架に設置しておく）が同期して動作する必要がある。

そのために複数架のうち特定の１架（例えば第■架）か
ら他の各架にクロツクＣＬとフレームパルスＦＰを分配
する必要がある。

その分配回路を第６図に示す。

前記特定の架において、フレームパルスで例えばＰ番目
を基準カウンタＣＯＵＮＴにセットする。

他の架（例えば第Ｊ架）では特定の架（第■架）からの
遅延時間をＳとすると、’ ｐ＋ｓ ”をフレームパル
スで初期設定する。

基準カウンタＣＯＵＮＴはすべての架で同期して動作し
、前述した架間にわたるスイッチング勤作を行なうため
に正確な各種タイミング（例えば、フレーム位置パルス
、タイムスロット情報等）を基準カウンタＣＯＵＮＴか
ら作り出すことができる。

なお、第６図において第Ｊ架に挿入された遅延回路ＣＬ
ＤＬＹは各架におけるクロツクの位相をそろえるための
ものである。

以上説明したように、本発明によれば架間で入力データ
が遅延してもシステムの最大規模に対する架間距離の面
での制約がなくなる利点がある。

そして、デイジタル交換機の空間スイッチ部が複数架に
分散しているものに対して有効である。

【図面の簡単な説明】

第１図はデイジタル交換機における空間スイッチ部の構
成図、第２図は空間スイッチ部の部分詳細図、第３図は
従来方式における入力ハイウエイのタイムチャート、第
４図は本発明における架間転送遅延時間の規格化を説明
するためのタイムチャート、第５図は本発明による遅延
量補正を説明するための回路図、第６図は本発明におけ
るクロツク及びフレームパルスの分配回路図である。 ＤＬＹｋ ，ＤＬＹｔ ，ＣＬＤＬＹ・・・・・・遅延
回路、ＣＯＵＮＴ・・・・・・基準カウンタ。

Claims (1)

【特許請求の範囲】
1. １ デイジタル交換機の空間分割スイッチ部を複数架に
   分散実装し、入力ハイウエイを前記複数架に分散して収
   容し他架へ分配するように構成し、前記複数架のうち特
   定架に動作の基本となるクロツク分配回路及びフレーム
   パルス分配回路を設置し、各架に前記クロツク分配回路
   より分配されたクロツクをカウントし前記フレーム分配
   回路より分配されたフレームパルスによって初期設定ス
   る基準カウンタを設置し、前記フレームパルスによる初
   期設定は特定架と当該架の架間伝送時間をクロツクで規
   格化された値だけ設定値を進めることにより行い、複数
   架における基準カウンタを同期させ、入力ハイウエイを
   収容した架内のスイッチへの入力データの供給には最大
   架間転送遅延時間だけ遅延回路により遅延させ、前記入
   力ハイウエイが分配された他架のスイッチへの入力デー
   タの供給には最大架間転送遅延時間と当該架間転送遅延
   時間との差の時間分遅れた分配入力データを分配するこ
   とを特徴とする遅延量補正方式。