JPH04215346A - 非同期時分割多重伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、到来線路に到来するセ
ルをバッファにおける前記セルの一時記憶と前記セルに
含まれている経路標識の、比較器における評価とを用い
て取り出し線路に伝送する、少なくとも１つのスイッチ
素子を有する非同期時分割多重伝送装置に関する。

【０００２】

【従来の技術】非同期形式の時分割多重伝送装置の場合
、有効情報は例えば電話−、画像−または音声信号は、
固定長さのブロックとして送信される。直列の順序の形
式で続く所定数のビットを有する１つのセルは、固定長
さの１ブロックと称される。各々のセルは１つのヘッド
フィールドと１つの情報フィールドから構成されている
。このヘッドフィールドにおいて、セルのための経路標
識が収容されている。経路標識とは、接続（路）標識ま
たは経路案内情報のことである。この接続（路）標識の
中に有効情報の目標（宛先）または部分目標に関するデ
ータが含まれている。この経路案内情報は、この伝送装
置の内部で所定の伝送機器の中に挿入されていて、この
伝送機器の内部の部分目標（宛先）に関するデータを含
む。有効情報は有効フィールドの中に設けられている。

【０００３】セルは相次いで順次配列で所定の時間区間
（時間フレーム）へ配属されている。この種の時間間隔
は伝送コンポーネントの基礎とするクロック周波数に依
存する。有効情報が存在しない時は、この種の時間フレ
ームにおいて空の（非有効）セル即ち有効情報のないセ
ルが伝送される。有効情報を含むセルは有効セルと称さ
れる。

【０００４】加入者間でのセルの伝送の場合、セルはス
イッチフレーム−この中で経路が経路標識の評価により
形成される−を通過走行する。この場合この種のスイッ
チフレームは複数個のスイッチフレームブロックからま
とめられている。複数本の入線および出線を有するこの
種の１つのスイッチフレームブロックは、複数個のスイ
ッチエレメント（素子）から構成されている。１つのス
イッチエレメント（素子）は複数本の入線と１本の出線
（取出線路）を含む。この場合、１つのスイッチエレメ
ントにおいてはセルが１本の入線から１本の出線へ伝送
される。１つの時間フレームの間中に、１本の出線をア
クセスしたい複数個のセルが複数本の入線へ到来する場
合に、スイッチングのための特別な切り換え（スイッチ
ング）構成手法が必要とされる。

【０００５】ドイツ連邦共和国特許出願公開公報第３７
１４３８５号に前述のスイッチエレメントが示されてい
る。この場合、入線へ到来する複数個のセルは、それぞ
れ１つの入力バッファ（メモリー）の中に記憶される。 各々の入線に配属されている１つの比較器において経路
標識が評価されてから、この経路標識が出線のアドレス
と一致した場合に、この出線が、前記の入力バッファ（
メモリー）の中のセルに対して開かれる。入線に配属さ
れている入力バッファ（メモリー）の中に記憶されてい
る異なる複数個のセルが、同時に１本の出線に対して設
けられている場合は、判別回路により循環的に各々１つ
の入力バッファ（メモリー）にまたは入線に配属されて
いる比較器が、それぞれの入力バッファ（メモリー）か
らセルを送出するために作動される。このスイッチエレ
メントは、各々の入線に１つの比較器が配属されている
ために、高価である。

【０００６】

【発明が解決しようとする課題】本発明の課題はわずか
な回路費用で実現される、非同期形式の時分割多重伝送
装置用のスイッチエレメント装置構成を提供することで
ある。

【０００７】

【課題を解決するための手段】上記課題は冒頭に述べた
スイッチ素子において次のように構成して解決される。 すなわち、配置替え回路のスイッチ素子にて、中間ブロ
ック内のセルを次のように中間ブロックに変換ないし配
置替え構成する。すなわち、少なくとも１つの中間ブロ
ック内に、到来線路に供給される経路標識が含まれるよ
うに変換ないし配置替えされ、少なくとも１つの中間線
路と結合された比較器にて経路標識の取出し線路に対す
る配属を検出した後、種々異なる中間ブロックに含まれ
る、セルのデータが、各中間線路に所属するバッファ中
に読み込まれ、マルチプレクサによりバッファの出力側
がセル読出しのために取出し線路と接続されるように配
置替え構成して解決される。

【０００８】当該スイッチ素子では、種々異なる到来線
路に供給されるセルが配置替え回路にて次のように処理
される。すなわち、時間フレームの種々異なるセルの少
なくとも経路標識が中間ブロック中に送出されるように
処理される。経路標識を有する別の中間ブロックをさら
に形成することも可能である。さらに、経路標識を有す
る中間ブロックに、セルの有効情報も付加送出すること
ができる。セルの残余の有効情報は別の中間ブロックに
て配置組織化される。この有効情報は別の中間線路に送
出される。この再分配ないし分配し直しにより、経路標
識を有する中間ブロックの伝送される中間線路が、それ
ぞれ１つの比較器と接続されるだけでよい。この手段に
より、このようなスイッチ素子内の比較器の数が低減さ
れる。各到来線路に対して１つの比較器を設ける必要は
もはやない。これにより、装置構成実現化の際のコスト
が従来技術に対して低減される。本発明のスイッチ素子
では、経路標識が中間線路の中間ブロックを介して送出
されれば、例えば１つの比較器のみが必要である。比較
器が、経路標識が取出し線路に配属されていることを検
出すれば、すなわち所属のセルがこの取出し線路に供給
されるべきであることを検出すれば、セルの経路標識お
よび残余のデータはバッファに読み込まれる。このバッ
ファは種々異なる中間線路と接続されている。バッファ
に記憶されたデータはマルチプレクサにより取出し線路
に送出される。この場合、セルは再び次のように合成さ
れる。すなわち、セルが到来線路に供給されたように合
成される。比較器により検出された空きセルはバッファ
に読み込まれない。さらに、セルのその時間的到着来後
に貫通接続される。すなわち、１つの時間フレームのす
べてのセルは、次の時間フレームのセルが貫通伝送され
る前に取出し線路に送出される。

【０００９】本発明の別の実施例では、配置替え回路に
て、到来線路に供給されるセルから中間ブロックが形成
される。このセルはそれぞれ同じ長さの時間区分のワー
ドに分割されており、またセルのそれぞれのワード数は
到来線路の数に相応する。前記中間ブロックはそれぞれ
のセルの同じ時間区分の所に存在するワードから合成さ
れる。この実施例では中間線路にて中間ブロックが形成
される。中間ブロックは種々異なるセルのワードから合
成され、そのワード数は１つのセルのワード数に相応す
る。これに対する前提は、中間線路の数が到来線路に数
に相応することである。この手段によりバッファは均等
にセッティングされ、従い最適利用される。この場合、
中間ブロックは同時に、または相互に所定の遅延を伴っ
て中間線路に送出される。バッファは、公知のスイッチ
素子のようには到来線路に収容されないので、バッファ
の比較的に小さな次元構成が可能である。本発明ではセ
ルは均等にバッファに分配され、公知のスイッチ素子の
ように、１つのバッファ内に他のバッファよりも多数の
セルが記憶されることがない。このようことが生じるの
は、１つの期間中に一方の到来線路に、他方の到来線路
よりも多数のセルが到来するからである。

【００１０】スイッチ素子に対するコストを可能な限り
低く保持するために、配置替え（ないし変換）回路はセ
ルの最初のワードを経路標識により形成し、比較器はセ
ルの最初のワードを伝送する中間線路と結合されるよう
に構成する。経路標識はセルの第１ワードにのみ存在し
、第１ワードは１つの中間線路を介してのみ送出される
から、１つのスイッチ素子に対して１つの比較器のみが
必要である。

【００１１】比較器が経路標識の取出し線路に対する配
属（対応関係）を検出すると、セルのワードをその発生
の時間的順序で読み込むために、出力制御回路がバッフ
ァをイネーブル（解放状態）にする。この場合、セルの
ワードが時間的にずれていなければ、このセルは同時に
バッファに読み込まれる。一方、時間的にずれていれば
、ワードは中間ブロックに相互に順次連続して読み込ま
れる。バッファからの読出し過程は同様に出力制御回路
により制御される。この回路は取出し線路をバッファの
出力側と、マルチプレクサのサイクリック制御により接
続する。この制御は、バッファへのセルの個々のワード
の順序で行われる。次いでセルが次ぎのような形態でで
取出し線路に現われる。すなわち、到来線路に供給され
るような形態で現われる。

【００１２】この配置替え回路は、この回路が中間ブロ
ックの時間順序が１つのセル内のワードの時間順序と一
致するように、中間ブロックをそれぞれ相互に１つのワ
ードの時間区分だけずらずようにすれば、簡単に実現す
ることができる。この目的で配置替え回路は、同期回路
と、入力側制御回路により制御されるマルチプレクサ回
路とを有する。この場合、前記同期回路は、複数個の到
来供給線路上を導かれるセルをワードの時間区分だけ相
互にずらし、さらに前記マルチプレクサ回路は、ワード
の時間区分だけ相互にずらされるセルから中間ブロック
を形成する。その際、前記同期回路は、まず時間フレー
ム中に生じるセルを相互に同期化してから、時間的なず
らし（オフセット）を実施する必要がある。

【００１３】中間ブロック内のセルの構成替えは（変換
）マルチプレクサ回路により行なわれる。このマルチプ
レクサ回路は、個々のマルチプレクサを用いて構成替え
（変換）を行なう。この場合、個々のマルチプレクサの
出力側はそれぞれ中間線路と接続されており、さらにそ
の入力側は、入力側制御回路の制御によってそれぞれ同
期回路の出力側と周期的に接続される。

【００１４】次に本発明の実施例を図面に基づき詳細に
説明する。

【００１５】

【実施例】第１図に示されたブロック図によって、非同
期時分割多重伝送装置の原理が説明されている。例えば
通話信号、画像信号または音声信号のような入力装置の
信号は、パケット化装置によりセグメントに分けられ、
さらに線路標識を有するヘッドチフレームが設けられる
。この線路標識には信号の行き先に関する事項が含まれ
ている。この種の入力装置およびパケット化装置により
加入者端末装置１が構成される。その際、この種の入力
装置のデータは、セルの形式により１つの時間間隔（時
間フレーム）内で伝送される。この場合、この種の時間
フレームの持続時間は、伝送コンポーネントの基準にな
る伝送成分のクロック周波数に依存する。この種のセル
は上述のヘッドフレームおよび有効情報から成る。 １つの時間フレーム内にいかなるデータも伝送する必要
がない場合には、空白の（非有効）セルが形成される。 つまりヘッドフレーム内に、いかなる情報も以下に続か
ない、と情報の表示されたセルが形成される。この種の
空白のセルは、装置を同期化するために用いられる。有
効情報を搬送するセルは有効セルと称される。

【００１６】第１図に示されたブロック図の場合、デー
タは、例えば６４個の加入者端末装置１から１５０Ｍｂ
ｉｔ／ｓの伝送能力を有する６４本の線路を介して端子
群２へ伝送される。この端子群２においてデータが集約
され、さらに大きな伝送能力を有するいっそう僅かな本
数の線路を介して伝送される。例えばこのデータを、そ
れぞれ６００Ｍｂｉｔ／ｓの伝送能力を有する１６本の
線路を介して導くことができる。さらに、複数個のスイ
ッチ素子から成る複数個のスイッチフレームブロックに
より構成された後続のスイッチフレーム３において経路
標識を評価することによりデータの転送が行なわれる。 これにより、データが所定の取り出し線路上に送出され
る。

【００１７】この場合スイッチフレームは、複数個の到
来線路および１つの取り出し線路と接続されている回路
装置により構成されている。この回路装置ないしスイッ
チ素子は、スイッチ素子と接続された取り出し線路へ転
送されるべきデータを検出し、回路装置内部の必要な経
路をデータのために提供する。スイッチフレーム３は、
やはり複数個の線路、例えば６００Ｍｂｉｔ／ｓの伝送
能力を有する１６本の線路により端子群４と接続されて
いる。この端子群４は受信したデータを、複数個の線路
を介して加入者端末装置５へ転送する。この場合、例え
ばそれぞれ１５０Ｍｂｉｔ／ｓの伝送能力を有する６４
本の線路が設けられている。この種の装置は、加入者端
末装置５から加入者端末装置１へもデータを伝送する。 図２には、スイッチフレームの部分であるスイッチ素子
が示されている。スイッチ素子は同期回路６を具備する
配置替え回路２５を有しており、同期回路６は４本の到
来線路７ａ〜７ｄと接続されている。４本の到来線路７
ａ〜７ｄには、同期回路６のセルの形でのデータが供給
される。１つの所定時間フレーム内に、そのようなセル
が到来線路７ａ〜７ｄにて伝送される。これらのセルは
相互に同期化されていない（図３−ａに示されているよ
うに）。図３−ａは、４つのセルを示し、４つのセルは
例えば同期回路６の到来線路７ａ〜７ｄのうちの１本に
供給され得るものである。これらのセルは４つの語１〜
４に分割されている。各語はそれぞれ同一時間区分を有
している（同一ビット数）。各セルは相互の時間同期さ
れていないので、各セルは同期回路６で同期され、かつ
相互に各々１語だけずらされる（図３−ｂに示されてい
るように）。線路７ａのセルは線路７ｂのセルに対して
１語だけ時間的にずらされている。更に、線路７ｂのセ
ルは線路７ｃのセルに対して１語だけずらされており、
線路７ｃのセルは線路７ｄのセルに対して同様に１語だ
けずらされている。その際、線路７ａのセルは線路７ｄ
のセルよりも３語の時間区分だけ早く同期回路６から読
出される。

【００１８】そのような同期および時間的シフトは、例
えば同期検出回路８ａ〜８ｄ、４つのメモリ９ａ〜９ｄ
および同期制御回路１０を用いて実現され得る。同期検
出回路８ａ〜８ｄはセルの始まりを検出し、かつ同期制
御回路１０に相応の情報を与える。同期制御回路１０は
それに基づいて１つのメモリ９ａ〜９ｄを作動可能状態
にし、その結果１つのセルがこのメモリに読込まれ得る
。すべてのセルがメモリ９ａ〜９ｄに読込まれた後、同
期制御回路１０の相応の命令によってメモリ９ｄの第１
のセルが読出される。続いて残りのセルがメモリ９ｃ〜
９ａから時間的にずらされて読出される（図３−ｂに示
されているように）。

【００１９】図２に示されている線路はわかり易くする
ために１本の線路の形で示されている（この線路は部分
的に複数の並列線路から構成されているが）。各々のデ
ジタル回路素子の制御に必要なクロック線路およびクロ
ック発生器も図示されていない。

【００２０】同期回路６から出た４本の線路はマルチプ
レクサ装置１１と接続されており、マルチプレクサ装置
１１は配置替え回路２５の１つの回路でもある。このマ
ルチプレクサ装置１１は４つの個別マルチプレクサ１２
ａ〜１２ｄと入力制御回路１３を有している。個別マル
チプレクサ１２ａ〜１２ｄはそれらの各々の出力側が各
々１つの中間線路１４ａ〜１４ｄに接続されている。マ
ルチプレクサ装置を用いて１語だけ相互にずらされた各
セルが各中間ブロックに配置替え（変換）される。その
ような１つの中間ブロックにおいて現れる各々のセルの
複数語（ワード）は夫々のセル中にて同じ時間区分にて
現れるものである、即ち、マルチプレクサ１２ｄの出力
側に、各セルの第１の語を有する１つの中間ブロックが
現れる。それから、個別マルチプレクサ１２ｃ〜１２ａ
の各出力側に、各セルの第２〜第４の語が現れる。線路
１４ａ〜１４ｄに生起する各中間ブロックは、図３−ｃ
に示されている。

【００２１】個別マルチプレクサ１２ａ〜１２ｄの制御
は、入力制御回路１３によって行われている。（例えば
この入力制御回路はカウンタから成り得る。）入力制御
回路１３は、メモリ９ａ〜９ｄからセルが読み出された
場合に、同期回路６からのイネーブル信号を有する。こ
の場合入力制御回路１３によって定められた個別マルチ
プレクサ１２ａ〜１２ｄの入力側は、１ワードの時間間
隔のそれぞれの持続時間中トリガ（開放）される。これ
らのマルチプレクサの入力側は、図２中に符号１〜４で
示されている。まずマルチプレクサ１２ａの入力側とマ
ルチプレクサ１２ｂの入力側とマルチプレクサ１２ｃの
入力側とマルチプレクサ１２ｄの入力側がトリガされる
。その後中間線路１４ｄ上ではメモリ９ｄからのセルの
最初のワードが出現する。次のワードに対しては、個別
マルチプレクサ１２ａの入力側２と個別マルチプレクサ
１２ｂの入力側１と個別マルチプレクサ１２ｃの入力側
４とさらに個別マルチプレクサ１２ｄの入力側３がトリ
ガされる。その後線路１４ｄ上にはメモリ９ｃからのセ
ルの第１ワードが出現し、線路１４ｃ上にはメモリ９ｄ
からのセルの第２ワードが出現する。次の切り換え過程
においては、個別マルチプレクサ１２ａの入力側１と個
別マルチプレクサ１２ｂの入力側４と個別マルチプレク
サ１２ｃの入力側３とさらに個別マルチプレクサ１２ｄ
の入力側２がトリガされる。この切り換え過程は、個別
マルチプレクサ１２ａの入力側４と個別マルチプレクサ
１２ｂの入力側３と個別マルチプレクサ１２ｃの入力側
２と更に個別マルチプレクサ１２ｄの入力側１のトリガ
によって終了する。引き続きこれらのサイクルは、線路
１４ａ〜１４ｄ上のメモリ９ａ〜９ｄに記憶されたセル
のすべてのワードが読み出されるまで最初から繰り返さ
れる。

【００２２】このようなセルのワードの配置換え（分配
し直し）は、設けられている供給線路と同じ数のワード
を有するセルの場合にのみ可能である。

【００２３】供給線路１４ｄにはレジスタ１５が接続さ
れており、このレジスタ１５ではそれぞれセルの最初の
ワードが書き込まれる。最初のワードの中にはいずれに
せよ経路標識が含まれていなければならない。レジスタ
１５と接続している比較器１６では、経路標識が評価さ
れるように構成されている。この経路標識はセルの第１
ワードに含まれているものである。メモリ１８に書き込
まれた情報の評価を介して、比較器１６によって次のこ
とが検出されると、すなわちセルが取り出し線路に配属
され（割り当てられ）ていることが検出されると、出力
制御回路１９において検出器２０によりトリガ回路２１
が制御されて、１つのセルのワードを書き込むようにバ
ッファ２２ａ〜２２ｄがトリガされる。その際トリガ回
路２１は、バッファ２２ａ〜２２ｄを線路１４ａ〜１４
ｄ上のワードの発生に応じてトリガする。これはまず初
めにセルの第１ワードをレジスタ１５から読み出すため
にバッファ２２ｄがトリガされる。ワードの時間間隔の
経過の後でバッファ２２ｃがセルの第２ワードを書き込
むためにトリガされる。同時にバッファ２２ｄの中へ次
のセルの第１ワードがすでに書き込み可能である。同じ
ようにバッファ２２ｂと２２ａのトリガによって行われ
る。バッファ２２ａ〜２２ｄはＦＩＦＯである。このＦ
ＩＦＯは実質的にオーバーフローが起き得ないように構
成されるべきである。ＦＩＦＯの記憶量は、スイッチ素
子のトラフィックシミュレーションによって検出される
。出力制御回路１９の検出器２０は、さらにもう１つの
カウンタ２３をトリガし、このカウンタ２３はマルチプ
レクサ２４を制御する。このマルチプレクサ２４は、そ
の４つの入力側のうちの１つが取り出し線路１７と接続
している。その際マルチプレクサ２４は、次のように制
御される。すなわちセルが第１ワードによって開始し第
４ワードによって終了するよう取り出し線路１７上へ供
給されるようにである。

【００２４】仮に空のセルが発生した場合、比較器１６
が、次のことを検出する。すなわち空の（非有効）セル
の経路標識が取り出し線路１８に配属されず（割り当て
られず）、バッファ２２ａ〜２２ｄのトリガが行われな
いことを検出する。その結果、空のセルではなく単に有
効セルだけが取り出し線路１７へ供給される。わかりや
すくするため４つの供給線路で表わされるスイッチ素子
の場合は、供給線路の数は非常に大きくし得る。しかし
ながらここにおいては、セルのワードの数は、供給線路
の数に等しいように選択されなければならない。

【図面の簡単な説明】

【図１】非同期時分割多重伝送装置のブロック図である
。

【図２】概略的に示されたスイッチ素子を示す図である
。

【図３】第２図に示された複数個の線路上を伝送される
ワードおよびセルの時間的な関係の実例を示す図である
。

【符号の説明】

１　　加入者端末装置 ２　　端子群 ３　　スイッチフレーム ４　　端子群 ５　　加入者端末装置 ６　　同期回路 １０　　同期制御回路 １１　　マルチプレス装置 １３　　入力側制御回路 １５　　レジスタ １６　　比較器 １８　　取出し線路 ２０　　検出器 ２１　　トリガ回路 ２３　　カウンタ ２４　　マルチプレクサ

Claims (7)

【特許請求の範囲】
1. 【請求項１】　　到来線路に到来するセルをバッファに
   おける前記セルの一時記憶と前記セルに含まれている経
   路標識の、比較器における評価とを用いて取り出し線路
   に伝送する、少なくとも１つのスイッチ素子を有する非
   同期時分割多重伝送装置において、前記スイッチ素子に
   おいて、変換乃至配置替え回路（２５）内で前記セルは
   中間ブロックに配置替え乃至変換され、ここにおいて、
   少なくとも１つの中間ブロック中に、前記到来線路（７
   ａ乃至７ｄ）に供給されるセルの経路標識が含まれてい
   るように配置替え乃至変換されかつ少なくとも１つの中
   間線路（１４ａ乃至１４ｄ）に接続されている比較器（
   １６）における前記経路標識の、取り出し線路（１７）
   に対する割当て乃至対応関係の検出の後、種々異なった
   中間ブロックに含まれている、セルのデータがそれぞれ
   の中間線路に属するバッファ（２２ａ乃至２２ｄ）に読
   み込まれかつマルチプレクサ（２４）によって前記バッ
   ファの出力側がセルの読み出しのために前記取り出し線
   路に接続されることを特徴とする非同期時分割多重伝送
   装置。
2. 【請求項２】　　変換乃至配置替え回路（２５）におい
   て、到来線路（７ａ乃至７ｄ）に供給された、それぞれ
   同じ長さの時間区分の語に分けられておりかつそれぞれ
   の語数が到来線路の数に相応しているセルから中間ブロ
   ックが形成され、該中間ブロックは、それぞれのセルに
   おいて同一の時間区分に存在している語から合成されて
   いるものである請求項１記載の非同期時分割多重伝送装
   置。
3. 【請求項３】　　変換乃至配置替え回路（２５）はセル
   の第１の語を経路標識によって形成しかつ比較器（１６
   ）は前記セルの第１の語を伝送する中間線路（１４ｄ）
   に接続されている請求項２記載の非同期時分割多重伝送
   装置。
4. 【請求項４】　　経路標識の、取り出し線路（１７）に
   対する割当ての検出の後、出力制御回路（１９）は、セ
   ルの語をその発生の時間順序で読み込むようにバッファ
   （２２ａ乃至２２ｄ）を制御しかつマルチプレクサ（２
   ４）をセルの語の、バッファへの読み込みの順序におい
   て循環的に制御することによって、取り出し線路を前記
   バッファの出力側に接続する請求項３記載の非同期時分
   割多重伝送装置。
5. 【請求項５】　　変換乃至配置替え回路（２５）は、中
   間ブロックを更に相互にその都度、中間ブロックの時間
   順序がセルにおける語の時間順序に相応するように、語
   の時間区分だけずらす請求項１から４までのいずれか１
   項記載の非同期時分割多重伝送装置。
6. 【請求項６】　　変換乃至配置替え回路（２５）は到来
   線路（７ａ乃至７ｄ）に供給されるセルをその都度語の
   時間区分だけずらす同期回路（６）と入力制御回路（１
   ３）によって制御される、その都度語の時間間隔だけ相
   互にずらされているセルから中間ブロックを形成するた
   めのマルチプレクサ装置（１１）とを含んでいる請求項
   ３記載の非同期時分割多重伝送装置。
7. 【請求項７】　　マルチプレクサ装置（１１）は、出力
   側がそれぞれ中間線路（１４ａ乃至１４ｂ）に接続され
   ておりかつ入力側が入力制御回路（１３）の制御によっ
   て循環的に同期回路（６）のそれぞれの出力側に接続さ
   れている個別マルチプレクサ（１２ａ乃至１２ｄ）を含
   んでいる請求項６記載の非同期時分割多重伝送装置。