JPS5843430Y2 - 設定電圧出力装置 - Google Patents

Description

【考案の詳細な説明】 本考案は設定電圧出力装置に係り、特に高精度で多桁の
設定電圧を得ることができる設定電圧出力装置に関する
ものである。

従来の設定電圧出力装置の一例を第１図に示し説明する
と、図において、Ｅｓは入力定電圧を設定する電圧源、
Ｓｌ、Ｓ２．Ｓ３はスイッチ、Ｒは抵抗、Ｃは抵抗Ｒに
直列接続されたコンデンサで、これらは積分回路ＩＮＴ
を構成している。

ＯＡは演算増幅器、０ＵＴａ、ＯＵＴ、は出力端子であ
る。

そして、スイッチＳ１の入力端は電圧源Ｅｓの正極側に
接続され、スイッチＳ２の入力端は電圧源Ｅ８の負極側
に接続され、スイッチＳ３の入力端は演算増幅器ＯＡの
出力端に接続され、またスイッチＳｌ〜Ｓ３の出力端は
共通に接続され、その共通出力点は積分回路ＩＮＴに接
続されている。

また、演算増幅器ＯＡの一方の入力端←）は積分回路Ｉ
ＮＴに接続され、演算増幅器ＯＡの出力端は出力端子０
ＵＴａに接続されると共に、演算増幅器ＯＡの他方の入
力端（へ）に接続されている。

このような構成の設定電圧出力装置において、まず、原
理説明図である第２図に示す如（、スイッチＳは周期Ｔ
（ｓｅｅ）で電圧Ｅ１からＥｎまでそれぞれＴ、（ｓｅ
ｅ）接続すると、出力端子ＯＵＴ、。

０ＵＴ５に得られる平均値回路出力Ｅｏは下記（１）式
％式％ ただし、ΣＴ、二Ｔ ここで、スイッチＳの数を第１図に示す如く、Ｓｌ、Ｓ
２．８３のｎ ＝ ３とし、Ｅ１＝Ｅ 、 Ｅ２＝ Ｏ
。

Ｅ３＝Ｅｏとすると、出力電圧Ｅ。

はで表わされる。

つぎに、第１図のスイッチ手段〜Ｓ３を５例えばスイッ
チ８１〜Ｓ３を制御する回路の一例である第３図に示す
如く、クロックＣＫＫよって制御されるＭ段のシフトレ
ジスタＳＲと、このシフトレジスタＳＲの出力端に直接
または設定スイツチｓＭを介して接続されるＲＳフリッ
プフロップＦＦ１〜ＦＦ３からなる設定スイッチ駆動回
路によって制御することにより、割算が行なわれる。

そして、この第３図の制御回路を使用すると、シフトレ
ジスタＳＲの出力０−Ｍ−１のうちひとつだけ（ｕＨｎ
、あとはＬ″で、クロックＣＫによって′Ｈ″がシフト
してゆき、設定スイッチｓＭをＪに設定した場合Ｅ。

＝−Ｅが得られる。第４図は第１図の動作を説明するた
めのタイムチャートの一例で、第１図におけるスイッチ
８１〜Ｓ３のタイミングと、ｅｌ、８２点の電圧波形を
示すものである。

しかしながらこのようた装置においては、高精度で多桁
の設定電圧を得ることができないという欠点があった。

本考案は以上の点に鑑み、このような欠点を除去すべく
なされたもので、時分割ポテンショメータに、出力分割
電圧を可変抵抗器等で得て、−周期の重複しない期間に
フィードバックして、高精度、多桁の設定電圧を得るよ
うにしたものである。

以下、図面に基づき本考案ｄ軛施例を詳細に説明する。

第５図は本考案による設定電圧出力装置の一実施例を示
す構成図である。

第５図において第１図と同一符号のものは相当部分を示
し、Ｓｌ、Ｓ２゜Ｓ３．Ｓ４は積分回路ＩＮＴの入力を
切換えるスイッチで、スイッチＳ１．Ｓ２．Ｓ、４は一
周期Ｔの一部の時間Ｔ１は入力定電圧に、重複しない他
の一部の時間Ｔ２はその入力定電圧の基準電位に、さら
に他の重複しない一部の時間Ｔ４は分圧出力にそれぞれ
接続する動作を繰返し、スイッチＳ３は残余の時間Ｔ３
に出力電圧Ｅ。

Ｋ接続する動作を繰返すスイッチ手段を構成している。

そして、これらスイッチ８１〜Ｓ４の出力端は共通に接
続され、この共通出力点は抵抗ＲとコンデンサＣからな
る積分回路ＩＮＴＫ接続されている。

ここで、このスイッチ８１〜Ｓ４は、例えば、Ｎチャン
ネル・ジャンクション電界効果トランジスタによって構
成され、また、このトランジスタの他ＩＬＭＯ８−ＦＥ
Ｔ。

Ｃ−ＭＯＳのアナログスイッチ（ＩＣ）によっても構成
することができる。

ＶＲは出力分割電圧を得る可変抵抗器で、その固定端ａ
、ｂは出力端子０ＵＴａ、０ＵＴｂ間に接続され、可動
端ＣはスイッチＳ４の入力端に接続され、出力電圧Ｅ。

を可変抵抗器ＶＲでαＥｏにして帰還するように構成さ
れている。

そして、上記分圧出力は積分回路ＩＮＴの出力電圧を分
圧して得ると共に、上記１周期の残余の時間Ｔ３（−Ｔ
−Ｔ１−Ｔ２−Ｔ４）には出力電圧をホールドし、さら
に前記時間Ｔ１．Ｔ２．Ｔ４．Ｔ３をディジタル的に設
定し、分圧比を調整して積分回路ＩＮＴの出力端から出
力電圧を得るように構成されている。

また、出力電圧のホールドは、残余の時間にオンするス
イッチＳ３を介して積分回路ＩＮＴかもの出力を積分回
路ＩＮＴの入力に帰還するように構成されている。

ここで、演算増幅器ＯＡの出力電圧Ｅ。をフィードバッ
クさせず、ホールドしようとすると現実にスイッチＳ２
のオフ抵抗が無視できない有税値のため、コンデンサＣ
に蓄積された電荷は抵抗Ｒを介して放電する。

したがって、出力電圧Ｅ。もそれにしたがって減衰する
。

しかして、フィードバックをかげれば、演算増幅器ＯＡ
の出力インピーダンスが小さいため、減衰分はフィード
バック路を通して十分補償される。

故にスイッチＳ３のオン時の演算増幅器ＯＡの出力はホ
ールドされる。

第６図は第５図の動作説明に供するタイムチャートの一
例で、スイッチ８０〜Ｓ４のオン・オフ特性（スイッチ
の制御波形）を示すものである。

第７図は第５図のスイッチ８１〜Ｓ４を制御するスイッ
チ制御回路の一例を示す回路図である。

第７図において、ＣＰＧはクロックパルス発生器、ＣＮ
Ｔ１．ＣＮＴ２はそれぞれｌ／１０カウンタ、ＤＥＣｌ
、ＤＥＣ２はそれぞれｌ／１０カウンタｃＮＴ１．ＣＮ
Ｔ２がらのＢＣＤ信号を入力とし、これを解読するデコ
ーダ、ＳＭｌ、８Ｍ２は除数設定スイッチ％ Ａ１−Ａ
４はそれぞれデコーダＤＥＣ１の出力とデコーダＤＥＣ
２の出力の論理積をとるアンドゲート、ＦＦ−ＦＦ４は
ＲＳＳフリップフロラ プで、このフリップフロップＦＦ１〜ＦＦ４の出力によ
ってスイッチ８１〜Ｓ４をそれぞれ制御するように構成
されている。

つぎに、第５図に示す実施例の動作を第６図および第７
図を参照して説明する。

まず、出力電圧Ｅｏは前述の（１）式を用（・て で表わされる。

つぎに、 第７図のスイッチ制御回 路を用いてスイッチ８１〜Ｓ４を制御する場合について
説明すると、第７図ではクロックパルス１００個を周期
、すなわち、第６図に示すように、スイッチングの時間
Ｔ□の前縁が０５後縁が１０、スイッチＳ２の時間Ｔ２
の前縁が１０、後縁が４７、スイッチＳ３の時間Ｔ３の
前縁が４７、後縁が９９、スイッチＳ４の時間Ｔ４の前
縁が９９、後縁が１００とし、時間Ｔに１０τ（τ：ク
ロツクパルス周期）、時間Ｔ４＝τに設定しである。

したがって、除数設定スイッチＳＭＩ−８Ｍ２では１０
から９９までの設定ができ、また、第５図の可変抵抗器
ＶＲの目盛を固定端ａ側をＯ１固定端す側を１とする等
分の目盛、例えばα−０，５０などとすると出力電圧Ｅ
ｏはで表わされ、 第７図の例では出力電圧Ｅ。

はとなる。

かくして、第５図に示すような簡単な回路で、多桁の除
数を持つ高精度の設定電圧を得ることができる。

第８図は本考案の他の実施例を示す構成図である。

第５図と異なる点は、スイッチＳ３を除去したことにあ
る。

これは、スインＳ３を用いたフィードバックは積分回路
ＩＮＴを構成するコンデンサＣによるホールディングと
等価だからである。

そして、時分割ポテンショメータに出力分割電圧を可変
抵抗器ＶＲで得て、−周期の重複しない期間にフィード
バックして、積分回路ＩＮＴの出力端から出力電圧を得
るという動作については第５図と全く変わらないため、
ここでの説明を省略する。

なお、この第８図に示す回路では、実験によれば、スイ
ッチのオフ抵抗が不足して満足な精度が得られなかった
が、これはスイッチ素子の変更により実用に供し得るこ
とができる。

第９図は本考案のさらに他の実施例を示す構成図で、時
分割ポテンショメータにより出力電圧Ｅ。

をαＥｏにして帰還した場合を示すものである。

第９図において第５図と同一部分には同一符号を付して
説明を省略する。

Ｒ，、Ｃ１は第１の積分回路ＩＮＴを構成する抵抗およ
びコンデンサで、これらは第５図の積分回路ＩＮＴを構
成する抵抗ＲおよびコンデンサＣＫそれぞれ相当する。

ＯＡｌは第５図の演算増幅器ＯＡに相当する第１の演算
増幅器、ＯＡ２は第２の演算増幅器、Ｒ２，Ｃ２は第２
の積分回路■ＮＴ２を構成する抵抗およびコンデンサ、
Ｓ５．Ｓ６は互に反転するスイッチである。

そして、第２の演算増幅器ＯＡ２の一方の入力端（ト）
は第２の積分回路■ＮＴ２を構成する抵抗Ｒ２とスイッ
チＳ５を直列に介して第１の演算増幅器ＯＡ１の出力端
に接続されると共に、第２の積分回路■ＮＴ２を構成す
るコンデンサＣ２を介して出力端子０ＵＴｂに接続され
、第２の演算増幅器ＯＡ２の出力端は他方の入力端←）
に接続されると共に、スイッチＳ４の入力端に接続され
ている。

このように構成された設定電圧出力装置において、出力
電圧Ｅ。

はスイッチＳ５．Ｓ６によってスイッチングされ、その
出力を第２の積分回路■ＮＴ２および第２の演算増幅器
ＯＡ２を通してαＥｏにしてスイッチＳ４に入力し帰還
され、第１の積分回路ｌＮＴ１の出力端から下の桁もデ
ィジタル的に設定した出力電圧を得ることができる。

第１０図は本考案のさらに他の実施例を示す構成図で、
第５図と異なる点は、可変抵抗器ＶＲＯ代りに、出力端
子０ＵＴａ、ＯＵＴ、間に抵抗Ｒ３゜Ｒ４を直列に接続
し、かつ抵抗Ｒ３，Ｒ４の接続点をスイッチＳ４の入力
端に接続し、出力電圧Ｅ。

を抵帰還するようにしたことにある。

このように構成された設定電圧出力装置において、その
タイムチャートは前述の第６図と同じであるので、動作
をこの第６図を参照して説明する。

まず、第１０図の出力電圧Ｅｏは で表わされる。

ここで、Ｔ＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４である。

いま、例えば、時間ＴをＴ＝ｌｌＯτ（τはクロックパ
ルス周期）に設定する。

そして、各時間Ｔ１＝ｌＯτ（パルス１０個分）、０〈
Ｔ２〈８９τ、Ｔ２とＴ４の選択（設定）により出力電
圧Ｅｏはで表わされる。

すなわち、という具合になる。

しかして、本考案により除数設定の桁数が１桁増えてい
る。

ここで、本方式はのではなく、積分回路ＩＮＴの出力端
から高精度で多桁の設定電圧を得ることができる。

第１１図は本考案のさらに他の実施例を示す構成図で、
除数設定の桁数を小数点以下３桁にした場合を示すもの
である。

図において、Ｒ３、Ｒ４。Ｒ５，Ｒ６およびＲ７，Ｒ８
は出力端子０ＵＴａと０ＵＴｂ間にそれぞれ直列に接続
された出力分割用抵抗で、抵抗Ｒ３とＲ４の接続点はス
イッチ５４−１の入力端に、抵抗Ｒ５とＲ６の接続点は
スイッチ８４−２の入力端に、抵抗Ｒ７とＲ８の接続点
はスイッチ５４−３の入力端にそれぞれ接続され、スイ
ッチ８１〜５４−３の出力端は共通に接続されて積分回
路ＩＮＴに接続されている。

そして、出力電圧Ｅ。を抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６，
Ｒ７，Ｒ８でそれぞれ還するように構成されている。

このように構成された設定電圧出力装置においては、除
数の桁数を上げられるわりに出力を小さ信号を扱い易い
レベルに保つことができる。

なお、本実施例においては、出力分割用抵抗をＲ３，Ｒ
４とＲ５，Ｒ６およびＲ７，Ｒ８を設けた場合を例にと
って説明したが、必要に応じて出力分割用抵抗Ｒ７゜Ｒ
８を除去し、これに伴ってスイッチ５４−３を省略する
こともできる。

つぎに、以上の実施例で説明した本考案による設定電圧
出力装置の安定性について説明する。

第５図においてスイッチＳ３がオンの期間に演算増幅器
のオフセット、ノイズ等によりｅ ２ ％ Ｅ□ Ｋな
ったと仮定する。

ここで、Ｅｏ ｅ２＝Ａｅとお（と第１２図に示す如き
等価回路が画かれ、さらに第１３図に示すように記号化
できる。

そして、第１３図と表わされる。

ここで、Ｓはラプラス演算子である。

しかして、Ａｅがディラックのデルタ関数の場合、とな
る。

したがって、ディシックのデルタ関数がトリガになって
不安定化することがない。

つぎＫ、Ｊｅ−コンスタント、例えば演算増幅器の場合
ＶＣは ランプファンクション（ＲＡＭＰ ｆｕｎｃｔｉｏｎ
）となる。

ここで、スイッチＳ３のオン時間は時間Ｔ３であるから
、スイッチＳ３の期間にオフセットＪｅＯＦＦにより生
ずる電圧変化は で表わされ、時分割ポテンショメータの設計の常として
Ｔ３くＴ〈くＣＲであるから、Ａｅ２は小である。

つぎに、ノイズやオフセットによる影響が実質上、問題
とならないことを数式で解明すると、ｅ２（０はそれぞ
れ１己（６） 、 （７） 、 （８）式によって表わ
される。

ただし、 ０≦ｔ≦Ｔ１ ただし、 Ｔ１≦ｔ≦Ｔ１＋Ｔま ただし、Ｔ１＋Ｔ２≦ｔ≦Ｔ１＋Ｔ２＋Ｔ３ここで、上
記（６）〜（８）式の導出過程（算出）について説明す
る。

まず、上記（６）式について述べると、第１４図および
第１５図に示す説明図において、ｅ２（ｔ）は で表わされる。

ここで、ｅ２（ｔ□）はｅ２（ｔ）の初期値である。

そして、ｅ２（ｓ）はで表わされ、 ｅ２（ｔ）は で表わされる。

また、Ｅｏ（ｔ）はＥ □（ｔ） ＝ ｅ ２（ｔ）
＋ ｉｊ ｅで表わされる。

つぎに上記（７）式について述べると、第１６図および
第１７図に示す説明図において、ｅ２（ｓ）はで表わさ
れ、 また、 ｅ２（ｔ）は で表わされる。

つぎに、上記（８）式について述べると、第１８図およ
び第１９図に示す説明図において、ｅ２（ｓ）はで表わ
され、ｅ２（ｔ）は ｅ ｅ ２（ｔ）−ｅ ２ （ＴＩ ＋ Ｔ２） ＋
（ｔ （ＴＩ＋Ｔ２））Ｃ ・・・・・・・・・・・・・・・ （８）で表わされる
。

ここで、ｅ ２ （ｔ）の平均電圧ｅ２を求めてみると
、平衡した状態においては、コンデンサＣの充電量と放
電量が等しいから、 〈１であるから、実質上Ｊｅが問題になることはない。

以上の説明から明らかなように、本考案によれば、複雑
な手段を用いることなく、簡単な構成によって多桁の除
数を持つ高精度にして多桁の設定電圧を得ることができ
るので、実用上の効果は極めて大である。

【図面の簡単な説明】

第１図は従来の設定電圧出力装置の一例を示す構成図、
第２図は第１図に示す装置の原理説明図、第３図は第１
図に示すスイッチの制御回路の一例を示す回路図、第４
図は第１図の動作説明に供するタイムチャート、第５図
は本考案による設定電圧出力装置の一実施例を示す構成
図、第６図は第５図の実施例におけるタイムチャート、
第７図は第６図に示すスイッチの制御回路の一例を示す
回路図、第８図、第９図、第１０図および第１１図は本
考案の他の実施例を示す構成図、第１２図、第１３図、
第１４図、第１５図、第１６図、第１７図、第１８図お
よび第１９図は本考案の実施例の動作説明に供する図で
ある。 Ｓ１〜Ｓ４・・・・・・スイッチ、Ｒ，Ｒ１−Ｒ８・・
・・・・抵抗、Ｃ，Ｃ１，Ｃ２・・・・・・コンデンサ
、ＩＮＴ、ｌＮＴ１゜ＩＮＴ２・・・・・・積分回路、
ＶＲ・・・・・・可変抵抗器。

Claims (2)

【実用新案登録請求の範囲】
1. （１） −周期Ｔの一部の時間Ｔ１は入力定電圧に、
   重複しない他〇一部の時間Ｔ２は前記入力定電圧の基準
   電位に、さらに他の重複しな鳴一部の時間Ｔ４は分圧出
   力にそれぞれ接続する動作を繰返すスイッチ手段と、該
   スイッチ手段の共通出力点に接続された積分回路とを備
   え、前記分圧出力は前記積分回路の出力電圧を分圧して
   得ると共に前記−周期の残余の時間Ｔ３（＝Ｔ−Ｔ１−
   Ｔ２−Ｔ４）には出力電圧をホールドし、かつ前記時間
   Ｔ１．Ｔ２．Ｔ４．Ｔ３をディジタル的に設定し、分圧
   比を調整して前記積分回路の出力端から出力電圧を得る
   ようにしたことを特徴とする設定電圧出力装置。
2. （２）出力電圧のホールドは、残余の時間にオンするス
   イッチを介して積分回路からの出力を該積分回路の入力
   に帰還せしめるようにしてなる実用新案登録請求の範囲
   第１項記載の設定電圧出力装置。